| 번호 | 청구항 |
|---|---|
| 19 | 제 11항에 있어서,상기 함몰부의 둘레 길이는 상기 전계 효과 트랜지스터의 유효 채널 길이인 것인, 재구성 가능한 전계 효과 트랜지스터의 제조 방법. |
| 20 | 제 11항에 있어서,상기 프로그램 게이트와 상기 컨트롤 게이트는 서로 다른 일함수(work function)를 가지는 물질을 포함하는 것인, 재구성 가능한 전계 효과 트랜지스터의 제조 방법. |
| 1 | 재구성 가능한 전계 효과 트랜지스터에 있어서,함몰부 가지는 반도체 기판;상기 반도체 기판의 상면에 형성된 소스 및 드레인;상기 함몰부에 배치되고, 인가되는 전압에 따라 상기 반도체 기판의 전위 장벽을 조절하는 컨트롤 게이트; 및상기 함몰부 내의 상기 컨트롤 게이트의 상부에 배치되고, 인가되는 전압에 따라 상기 소스 및 드레인의 전기적 타입을 결정하고, 상기 소스 및 드레인의 쇼트키 장벽을 조절하는 프로그램 게이트,를 포함하는 재구성 가능한 전계 효과 트랜지스터. |
| 2 | 제 1항에 있어서,상기 프로그램 게이트에 인가되는 전압의 음양에 따라 상기 소스 및 드레인이 n 타입 소스/드레인 또는 p 타입 소스/드레인 영역을 형성하고,상기 프로그램 게이트에 인가되는 전압의 세기에 따라 상기 쇼트키 장벽의 높이가 조절되는 것인, 재구성 가능한 전계 효과 트랜지스터. |
| 3 | 제 1항에 있어서,상기 컨트롤 게이트는,상기 컨트롤 게이트에 인가되는 전압의 세기에 따라, 상기 소스 및 드레인과 상기 반도체 기판 간의 채널 형성을 제어하고 소스-드레인간 전류 전도도를 제어하는 것인, 재구성 가능한 전계 효과 트랜지스터. |
| 4 | 제1항에 있어서,상기 반도체 기판은 실리콘 보다 밴드갭이 작은 물질인 실리콘 게르마늄, 게르마늄, 갈륨비소 중 어느 하나인 것인, 재구성 가능한 전계 효과 트랜지스터. |
| 5 | 제 1항에 있어서,상기 소스 및 드레인은,상기 반도체 기판의 함몰부가 형성되지 않은 상면에 서로 마주하여 위치하는 금속 전극이고,상기 금속 전극과 상기 반도체 기판 간의 금속/반도체 접합을 형성하여 쇼트키 장벽을 가지는 것인, 재구성 가능한 전계 효과 트랜지스터. |
| 6 | 제 5항에 있어서,상기 반도체 기판은 상기 금속 전극 하부의 소정의 두께를 가지는 제1영역 및 상기 제1영역을 제외한 제2영역을 포함하고,상기 제1영역에 포함된 물질은 상기 제2영역에 포함된 물질보다 밴드갭이 작은 것인, 재구성 가능한 전계 효과 트랜지스터. |
| 7 | 제 6항에 있어서,상기 제2영역은 실리콘을 포함하고, 상기 제1영역에 포함된 상기 물질은 실리콘 게르마늄, 게르마늄, 갈륨비소 중 어느 하나인 것인, 재구성 가능한 전계 효과 트랜지스터. |
| 8 | 제 1항에 있어서,상기 프로그램 게이트 및 상기 컨트롤 게이트 사이에 배치되는 게이트 절연막; 및상기 컨트롤 게이트와 상기 함몰부의 바닥면 사이에 배치되는 게이트 산화막을 더 포함하는 것인, 재구성 가능한 전계 효과 트랜지스터. |
| 9 | 제 1항에 있어서,상기 함몰부의 둘레 길이는 상기 전계 효과 트랜지스터의 유효 채널 길이인 것인, 재구성 가능한 전계 효과 트랜지스터. |
| 10 | 제 1항에 있어서,상기 프로그램 게이트와 상기 컨트롤 게이트는 서로 다른 일함수(work function)를 가지는 물질을 포함하는 것인, 재구성 가능한 전계 효과 트랜지스터. |
| 11 | 재구성 가능한 전계 효과 트랜지스터의 제조 방법에 있어서,반도체 기판에 함몰부를 형성하는 단계;상기 반도체 기판의 상면에 소스 및 드레인을 형성하는 단계;인가되는 전압에 따라 상기 반도체 기판의 전위 장벽을 조절하는 컨트롤 게이트를 상기 함몰부에 형성하는 단계; 및인가되는 전압에 따라 상기 소스 및 드레인의 전기적 타입을 결정하고, 상기 소스 및 드레인의 쇼트키 장벽을 조절하는 프로그램 게이트를 상기 함몰부 내의 상기 컨트롤 게이트 상부에 형성하는 단계;를 포함하는 재구성 가능한 전계 효과 트랜지스터의 제조 방법. |
| 12 | 제 11항에 있어서,상기 프로그램 게이트에 인가되는 전압의 음양에 따라 상기 소스 및 드레인이 n 타입 소스/ 드레인 또는 p타입 소스/드레인 영역으로 형성하고,상기 프로그램 게이트에 인가되는 전압의 세기에 따라 상기 쇼트키 장벽의 높이를 조절하는 것인, 재구성 가능한 전계 효과 트랜지스터의 제조 방법. |
| 13 | 제 11항에 있어서,상기 컨트롤 게이트는,상기 컨트롤 게이트에 인가되는 전압의 세기에 따라, 상기 소스 및 드레인과 상기 반도체 기판 간의 채널 형성을 제어하고 소스-드레인간 전류 전도도를 제어하는 것인, 재구성 가능한 전계 효과 트랜지스터의 제조 방법. |
| 14 | 제 11항에 있어서,상기 반도체 기판은 실리콘 보다 밴드갭이 작은 물질인 실리콘 게르마늄, 게르마늄, 갈륨비소 중 어느 하나인 것인, 재구성 가능한 전계 효과 트랜지스터의 제조 방법. |
| 15 | 제 11항에 있어서,상기 소스 및 드레인은,상기 반도체 기판의 함몰부가 형성되지 않은 상면에 서로 마주하여 위치하는 금속 전극이고,상기 금속 전극과 상기 반도체 기판 간의 금속/반도체 접합을 형성하여 쇼트키 장벽을 가지는 것인, 재구성 가능한 전계 효과 트랜지스터의 제조 방법. |
| 16 | 제 15항에 있어서,상기 반도체 기판은 상기 금속 전극 하부의 소정의 두께를 가지는 제1영역 및 상기 제1영역을 제외한 제2영역을 포함하고,상기 제1영역에 포함된 물질은 상기 제2영역에 포함된 물질보다 밴드갭이 작은 것인, 재구성 가능한 전계 효과 트랜지스터의 제조 방법. |
| 17 | 제 16항에 있어서,상기 제2영역은 실리콘을 포함하고, 상기 제1영역에 포함된 상기 물질은 실리콘 게르마늄, 게르마늄, 갈륨비소 중 어느 하나인 것인, 재구성 가능한 전계 효과 트랜지스터의 제조 방법. |
| 18 | 제 11항에 있어서,상기 컨트롤 게이트와 상기 함몰부의 바닥면 사이에 배치되는 게이트 산화막을 형성하는 단계; 및상기 프로그램 게이트 및 상기 컨트롤 게이트 사이에 배치되는 게이트 절연막을 형성하는 단계를 더 포함하는 것인, 재구성 가능한 전계 효과 트랜지스터의 제조 방법. |
