| 번호 | 청구항 |
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| 5 | 위상 고정 루프 회로; 및상기 위상 고정 루프 회로를 제어하는 디지털 변조기 회로를 포함하되,상기 위상 고정 루프 회로는,기준 클록과 피드백 신호의 위상 차이에 대응되는 위상 차이에 대응되는 위상차 신호를 생성하는 위상 주파수 검출기;상기 위상차 신호에 대응되는 주파수를 갖는 출력 클록을 생성하는 전압제어 발진기; 및상기 출력 클록을 분주하여 상기 피드백 신호를 생성하고, 상기 피드백 신호를 상기 위상 주파수 검출기에 제공하고, 상기 출력 클록을 분주하여 딜레이 신호를 생성하여 상기 딜레이 신호를 디지털 변조기 회로에 제공하는 분주기;상기 분주기로부터 출력된 상기 피드백 신호를 반전시켜 출력하는 인버터; 및상기 인버터에 의해 출력된 신호를 클록으로 수신하고, 상기 클록에 따라 제1 D플립플롭에서 수신한 제어신호를 재동기화하여 상기 분주기에 제공하는 제2 D플립플롭을 포함하고,상기 디지털 변조기 회로는,상기 분주기로부터 딜레이 신호를 제공받아 상기 분주기를 제어하는 제어 신호를 생성하는 디지털 변조기;상기 딜레이 신호를 클록으로 수신하고, 상기 클록에 따라 상기 제어 신호를 재동기화하여 상기 제2 D플립플롭에 제공하는 제1 D플립플롭을 포함하는 타이밍 마진을 넓히는 분수 분주형 위상 고정 루프. |
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| 11 | 위상 고정 루프(Phase Locked Loop) 디지털 인터페이스에서 디지털 변조기와 분주기간의 타이밍 마진을 확보하여 PLL의 오동작을 방지하는 방법에 있어서,기준 클록을 생성하는 단계;상기 기준 클록을 수신하고, 출력 클록을 생성하는 단계;상기 출력 클록을 분주하여 피드백 신호를 생성하는 단계;상기 피드백 신호로부터 3*Tvco 만큼 딜레이 된 딜레이 신호를 생성하는 단계;상기 딜레이 신호를 클록으로 하여 디지털 변조기로부터 수신한 제어신호를 재동기화 하는 제1 재동기화 단계;상기 피드백 신호를 인버터에 의해 반전시켜 출력하는 단계;상기 인버터에 의해 반전된 피드백 신호를 클록으로 하여 상기 제1 재동기화 단계에 의해 재동기화된 제어신호를 재동기화 하는 제2 재동기화 단계;상기 제2 재동기화를 거친 제어신호를 분주기에 제공하는 단계를 포함하는 타이밍 마진을 확보하여 PLL의 오동작을 방지하는 방법. |
