| 번호 | 청구항 |
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| 1 | 유전상수가 10 이상인 비정질 불소화 탄소 박막을 게이트 유전막으로 포함하는 것을 특징으로 하는 반도체 소자. |
| 2 | 제 1 항에 있어서,기판;상기 기판에 서로 마주보며 배치되는 소스/드레인 영역;상기 기판 상에 배치되어 전계를 인가하는 게이트 전극; 및 상기 게이트 전극과 상기 기판 사이에 개재되는 게이트 유전막;을 포함하는 것을 특징으로 하는 반도체 소자. |
| 3 | 제 1 항에 있어서,활성 영역이 정의된 기판;상기 활성 영역을 가로질러 제1 방향으로 연장되는 워드 라인;상기 워드 라인과 활성 영역 사이에 개재되는 게이트 유전막; 및상기 워드 라인의 상부에서 상기 제1 방향과 교차하는 제2 방향으로 연장되는 비트 라인;을 포함하는 것을 특징으로 하는 반도체 소자. |
| 4 | 제 1 항에 있어서,기판;기판 상에서 제1 방향으로 연장되는 핀형 활성 영역;상기 기판 상에서 상기 핀형 활성 영역과 교차하는 제2 방향으로 연장되며, 게이트 전극과 게이트 유전막을 포함하는 게이트 구조물;상기 게이트 구조물의 양측에 배치되는 소스/드레인 영역; 및상기 소스/드레인 영역에 전기적으로 연결되는 컨택 구조물;을 포함하는 것을 특징으로 하는 반도체 소자. |
| 5 | 제 1 항에 있어서,기판;기판으로부터 돌출되고 제1 방향으로 연장되는 핀형 활성 영역;상기 핀형 활성 영역의 상면으로부터 서로 이격되어 배치되며 채널 영역을 가지는 복수의 반도체 패턴;상기 복수의 반도체 패턴을 둘러싸며 상기 제1 방향에 수직한 제2 방향으로 연장되고, 상기 복수의 반도체 패턴의 최상부에 배치되며 상기 제2 방향으로 연장되는 메인 게이트 전극과 상기 복수의 반도체 패턴의 사이에 배치되는 서브 게이트 전극을 포함하는 게이트 전극;상기 게이트 전극과 상기 복수의 반도체 패턴의 사이에 배치되는 게이트 유전막;상기 메인 게이트 전극의 양 측벽 상에 배치되는 스페이서; 및상기 게이트 전극의 양측에 배치되며 상기 복수의 반도체 패턴에 연결되고, 상기 스페이서의 하면과 접촉하는 소스/드레인 영역;을 포함하는 것을 특징으로 하는 반도체 소자. |
| 6 | 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,상기 게이트 유전막은 적층된 복수의 유전층으로 구성되고,상기 복수의 유전층 중 하나의 유전층이 유전상수가 10 이상인 비정질 불소화 탄소 박막으로 구성되는 것을 특징으로 하는 반도체 소자. |
| 7 | 제 6 항에 있어서,상기 복수의 유전층 중 나머지 유전층은 실리콘 산화물, 실리콘 산질화물, 하프늄 산화물, 하프늄 실리콘 산화물, 하프늄 산화 질화물, 하프늄 실리콘 산화 질화물, 란타늄 산화물, 란타늄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 지르코늄 산화 질화물, 지르코늄 실리콘 산화 질화물, 탄탈륨 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물 중에서 선택된 하나 이상의 물질로 구성되는 것을 특징으로 하는 반도체 소자. |
| 8 | 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,상기 비정질 불소화 탄소 박막은 비정질 탄소 박막의 댕글링 본드에 포획된 불소를 포함하는 것을 특징으로 하는 반도체 소자. |
| 9 | 제 8 항에 있어서,상기 비정질 불소화 탄소 박막은 비정질 탄소 박막의 댕글링 본드에 포획된 수소를 함께 포함하는 것을 특징으로 하는 반도체 소자. |
| 10 | 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,상기 비정질 불소화 탄소 박막은 등가 산화막 두께 0.1 nm, 인가 전압 1V 기준의 누설전류가 10 A/㎠ 이하인 것을 특징으로 하는 반도체 소자. |
| 11 | 제 10 항에 있어서,상기 비정질 불소화 탄소 박막은 등가 산화막 두께 0.1 nm 기준의 절연강도가 10 MV/㎝ 이상인 것을 특징으로 하는 반도체 소자. |
| 12 | 유전상수가 10 이상인 비정질 불소화 탄소 박막을 게이트 유전막으로 포함하는 반도체 소자의 제조방법으로서,상기 비정질 불소화 탄소 박막은(A) 플라즈마 반응기 내에 기판을 위치시키는 단계;(B) 상기 반응기 내에 불화탄소 가스를 포함하는 제1가스 및 비활성 가스를 포함하는 제2가스를 주입하는 단계; 및(C) 상기 반응기에 플라즈마를 발생시키는 단계;를 포함하며,이때 반응기의 온도, 압력, 제1가스의 유량, 제2가스의 유량 및 플라즈마의 세기 중 적어도 하나를 조절하되, 반응기의 온도는 20 |
| 13 | 제 12 항에 있어서,상기 제2가스는 수소를 추가로 포함하는 것을 특징으로 하는 반도체 소자의 제조방법. |
| 14 | 제 12 항에 있어서,상기 제1가스 중 불화탄소 가스와 제2가스 중 수소 가스의 체적비가 100:0~1:50이 되도록 제1가스와 제2가스의 유량이 조절되는 것을 특징으로 하는 반도체 소자의 제조방법. |
| 15 | 제 12 항 내지 제 14 항 중 어느 한 항에 있어서,상기 게이트 유전막은 기판과의 계면에 산화층이 존재하지 않는 것을 특징으로 하는 반도체 소자의 제조방법. |
