제1 스위치;상기 제1 스위치의 일 단이 입력단에 연결되는 제1 인버터;상기 제1 인버터의 출력단이 입력단에 연결되는 제2 인버터; 및일 단이 상기 제2 인버터의 상기 입력단에 연결되는 제2 스위치;를 포함하되,상기 제1 인버터의 상기 입력단에 상기 제2 인버터의 출력단이 연결되고,상기 제1 스위치는 제1 워드 라인과 전기적으로 연결되고 상기 제1 워드 라인에서 전달되는 신호에 따라 제어되어 온 상태 또는 오프 상태가 되고,상기 제2 스위치는, 상기 제1 워드 라인과 분리된 제2 워드 라인과 전기적으로 연결되고 상기 제2 워드 라인에서 전달되는 신호에 따라 제어되어 온 상태 또는 오프 상태가 되고,상기 제1 워드 라인 및 상기 제2 워드라인에 의해 상기 제1 스위치 및 상기 제2 스위치 각각에 하이 전압이 인가되면, 0의 신호가 출력되는 6 트랜지스터 정적 램.

제1항에 있어서,상기 제1 스위치의 타 단 및 상기 제2 스위치의 타 단은 상호 연결되는 6 트랜지스터 정적 램.

제2항에 있어서,상기 제1 스위치의 타 단 및 상기 제2 스위치의 타 단을 연결하는 라인의 일 지점에 비트 라인에 연결되는 분리 라인이 형성되는 6 트랜지스터 정적 램.

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제1항에 있어서,상기 제1 스위치 및 상기 제2 스위치 중 어느 하나에 하이 전압이 인가되고, 다른 하나에 로우 전압이 인가되면, +1 또는 -1의 신호가 비트 라인으로 출력되는 6 트랜지스터 정적 램.

제5항에 있어서,상기 비트 라인으로 출력되는 신호는 Q노드 또는 QB노드에 기록된 전압이 하이 전압인지 또는 로우 전압인지에 따라 결정되는 6 트랜지스터 정적 램.

적어도 하나의 6 트랜지스터 정적 램;상기 적어도 하나의 6 트랜지스터 정적 램과 연결되는 적어도 하나의 제1 워드 라인;상기 제1 워드 라인과 분리되어 상기 적어도 하나의 6 트랜지스터 정적 램과 연결되는 적어도 하나의 제2 워드 라인;상기 적어도 하나의 6 트랜지스터 정적 램과 연결되고 상기 적어도 하나의 제1 워드 라인 및 상기 적어도 하나의 제2 워드 라인의 동작에 따라 상기 적어도 하나의 6 트랜지스터 정적 램에서 출력되는 신호가 전달되는 적어도 하나의 비트 라인; 및상기 적어도 하나의 비트 라인에 연결되고, 상기 적어도 하나의 6 트랜지스터 정적 램에서 출력되는 신호를 수신하는 적어도 하나의 센스 증폭기;를 포함하고,상기 6 트랜지스터 정적 램은, 제1 스위치;상기 제1 스위치의 일 단이 입력단에 연결되는 제1 인버터;상기 제1 인버터의 출력단이 입력단에 연결되는 제2 인버터; 및일 단이 상기 제2 인버터의 상기 입력단에 연결되는 제2 스위치;를 포함하되,상기 제1 인버터의 상기 입력단에는 상기 제2 인버터의 출력단이 연결되되,상기 제1 스위치는 제1 워드 라인과 전기적으로 연결되고 상기 제1 워드 라인에서 전달되는 신호에 따라 제어되어 온 상태 또는 오프 상태가 되고,상기 제2 스위치는, 상기 제1 워드 라인과 분리된 제2 워드 라인과 전기적으로 연결되고 상기 제2 워드 라인에서 전달되는 신호에 따라 제어되어 온 상태 또는 오프 상태가 되고,상기 제1 워드 라인 및 상기 제2 워드라인에 의해 상기 제1 스위치 및 상기 제2 스위치 각각에 하이 전압이 인가되면, 0의 신호가 출력되는 프로세싱 인 메모리 가속 장치.

제7항에 있어서,상기 제1 워드 라인 및 상기 제2 워드 라인에 신호를 제공하여 상기 적어도 하나의 6 트랜지스터 정적 램에 의해 내적 연산이 수행되도록 하는 제1 라인 구동부;상기 제1 워드 라인 및 상기 제2 워드 라인에 신호를 제공하여 상기 적어도 하나의 6 트랜지스터 정적 램에 의해 데이터의 저장, 데이터의 독출 및 데이터의 검색 중 적어도 하나가 수행되도록 하는 제2 라인 구동부; 및상기 적어도 하나의 비트 라인에 전달되는 신호의 제어를 위한 제3 라인 구동부; 중 적어도 하나를 더 포함하는 프로세싱 인 메모리 가속 장치.

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