복수의 뱅크(bank)들 및 상기 복수의 뱅크들 각각에 대한 데이터 입출력 경로를 제공하는 스위칭 회로를 포함하는 메모리 장치; 및제1 프로세서로부터 수신된 제1 메모리 접근 요청 및 상기 제1 프로세서와 상이한 제2 프로세서로부터 수신된 제2 메모리 접근 요청을 스케줄링(scheduling) 하여 상기 메모리 장치를 제어하도록 구성된 메모리 컨트롤러를 포함하고,상기 메모리 컨트롤러는,상기 복수의 뱅크들을 그룹화하여 적어도 하나의 뱅크 번들을 설정하고,상기 제1 메모리 접근 요청과 상기 제2 메모리 접근 요청이 서로 다른 뱅크 번들을 대상으로 하는 것에 기초하여, 상기 제1 프로세서와 상기 제2 프로세서가 상기 서로 다른 뱅크 번들에 병렬적으로 접근하도록 상기 스위칭 회로를 제어하고,상기 제1 메모리 접근 요청과 상기 제2 메모리 접근 요청이 동일한 뱅크 번들을 대상으로 하는 것에 기초하여, 미리 설정된 우선순위에 따라 상기 제1 프로세서와 상기 제2 프로세서가 상기 동일한 뱅크 번들에 순차적으로 접근하도록 상기 스위칭 회로를 제어하는, 메모리 시스템.

제1 항에 있어서,상기 메모리 컨트롤러는,상기 제1 프로세서 및 상기 제2 프로세서 중 적어도 하나의 요구 대역폭(bandwidth)에 기초하여 상기 적어도 하나의 뱅크 번들을 구성하는 뱅크의 개수를 조절하도록 더 구성된,메모리 시스템.

제2 항에 있어서,상기 메모리 컨트롤러는,상기 제1 프로세서 및 상기 제2 프로세서 중 적어도 하나의 상기 요구 대역폭이 감소하는 것에 기초하여, 상기 적어도 하나의 뱅크 번들을 구성하는 뱅크의 개수를 감소시키도록 더 구성된,메모리 시스템.

제1 항에 있어서,상기 메모리 컨트롤러는,상기 적어도 하나의 뱅크 번들 각각에 대하여, 현재 접근 중인 프로세서의 정보를 나타내는 번들 상태 테이블을 포함하는,메모리 시스템.

제1 항에 있어서,상기 메모리 컨트롤러는,상기 제1 프로세서, 상기 제2 프로세서 또는 외부 호스트로부터 수신된 우선순위 모드 설정 신호에 기초하여 상기 제1 메모리 접근 요청과 상기 제2 메모리 접근 요청의 우선순위를 설정하도록 더 구성된,메모리 시스템.

제1 항에 있어서,상기 메모리 컨트롤러는,상기 제1 프로세서 및 상기 제2 프로세서 각각의 상기 동일한 뱅크 번들에 대한 연속적인 접근 횟수에 대응하는 임계 접근 횟수를 설정하고, 상기 제1 프로세서 및 상기 제2 프로세서 중 어느 하나가 상기 임계 접근 횟수만큼 상기 동일한 뱅크 번들에 접근하는 것에 기초하여 다른 어느 하나가 상기 동일한 뱅크 번들에 접근하도록 상기 스위칭 회로를 제어하는, 메모리 시스템.

제6 항에 있어서,상기 메모리 컨트롤러는,상기 제1 프로세서의 상기 임계 접근 횟수에 대응하는 제1 임계 접근 횟수를 설정하고, 상기 제2 프로세서의 상기 임계 접근 횟수에 대응하는 제2 임계 접근 횟수를 상기 제1 임계 접근 횟수와 상이한 값으로 설정하도록 더 구성된,메모리 시스템.

제1 항에 있어서,상기 메모리 컨트롤러는,상기 복수의 뱅크들 각각의 활성화 상태를 모니터링하고, 상기 제1 메모리 접근 요청과 상기 제2 메모리 접근 요청이 동일한 뱅크 번들을 대상으로 하는 것에 기초하여, 상기 제1 메모리 접근 요청과 상기 제2 메모리 접근 요청 중 현재 활성화된 뱅크의 로우 주소(row address)에 대응하는 요청이 상기 동일한 뱅크 번들에 우선적으로 접근하도록 상기 스위칭 회로를 제어하는,메모리 시스템.

제1 항에 있어서,상기 제1 메모리 접근 요청 및 상기 제2 메모리 접근 요청 각각은,상기 제1 메모리 접근 요청 또는 상기 제2 메모리 접근 요청의 주체와 관련된 요청 식별자를 포함하고,상기 메모리 컨트롤러는,상기 요청 식별자에 기초하여 상기 제1 메모리 접근 요청과 상기 제2 메모리 접근 요청을 구분하여 식별하도록 더 구성된,메모리 시스템.

복수의 뱅크들 및 상기 복수의 뱅크들 각각에 대한 데이터 입출력 경로를 제공하는 스위칭 회로를 포함하는 메모리 장치; 및 상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함하는 메모리 시스템의 동작 방법에 있어서,상기 메모리 컨트롤러가, 상기 복수의 뱅크들을 그룹화하여 적어도 하나의 뱅크 번들을 설정하는 단계;상기 메모리 컨트롤러가, 제1 프로세서로부터 제1 메모리 접근 요청을 수신하고, 상기 제1 프로세서와 상이한 제2 프로세서로부터 제2 메모리 접근 요청을 수신하는 단계;상기 메모리 컨트롤러가, 상기 제1 메모리 접근 요청과 상기 제2 메모리 접근 요청에 기초하여 상기 스위칭 회로를 제어하는 단계를 포함하고,상기 스위칭 회로를 제어하는 단계는,상기 제1 메모리 접근 요청과 상기 제2 메모리 접근 요청이 서로 다른 뱅크 번들을 대상으로 하는 것에 기초하여, 상기 제1 프로세서와 상기 제2 프로세서가 상기 서로 다른 뱅크 번들에 병렬적으로 접근하도록 상기 스위칭 회로를 제어하는 단계; 및상기 제1 메모리 접근 요청과 상기 제2 메모리 접근 요청이 동일한 뱅크 번들을 대상으로 하는 것에 기초하여, 미리 설정된 우선순위에 따라 상기 제1 프로세서와 상기 제2 프로세서가 상기 동일한 뱅크 번들에 순차적으로 접근하도록 상기 스위칭 회로를 제어하는 단계를 포함하는,메모리 시스템의 동작 방법.