제6항에 있어서,상기 복수의 메모리 칩들은 제3 메모리 칩을 더 포함하고,상기 제3 메모리 칩의 제3 스크램블링 프로세서는 상기 로우 어드레스를 제3 로우에 대응되는 제3 변형 어드레스로 변경하고,상기 제3 로우는 상기 제1 및 제2 로우와 다른 주소의 로우인 반도체 장치.

제1항에 있어서,외부 오류 정정부를 더 포함하고,상기 외부 오류 정정부는 상기 메모리 장치로 외부 오류 정정 어드레스를 전송하여 복수의 메모리 칩들로부터 독출된 복수의 데이터 버스트들을 포함하는 청크에 대하여 외부 오류 정정을 수행하도록 구성되는 반도체 장치.

입력 어드레스를 전송하는 메모리 컨트롤러; 및상기 입력 어드레스를 전달받는 복수의 메모리 칩들을 포함하는 메모리 장치를 포함하고,상기 복수의 메모리 칩들 각각은,복수의 로우들을 포함하는 메모리 셀 어레이; 및 상기 입력 어드레스의 로우 어드레스를 난수화하여 상기 복수의 메모리 칩들 각각이 서로 다른 주소의 로우를 지정하도록 구성되는 스크램블링 프로세서를 포함하고,상기 스크램블링 프로세서는 난수화 키를 저장하는 버퍼를 더 포함하고,상기 스크램블링 프로세서는 상기 로우 어드레스의 물리적 주소값과 버퍼 내의 난수화 키를 기초로 곱셈 및 모듈러 연산을 수행하여 난수화를 수행하여 변형 어드레스를 생성하는,반도체 장치.

제1항에 있어서,상기 복수의 메모리 칩들 각각은, 상기 메모리 컨트롤러로부터 상기 입력 어드레스를 전달받아 상기 복수의 로우들 중 적어도 하나를 선택하기 위한 워드라인 제어 신호를 생성하는 로우 디코더를 더 포함하고,상기 로우 디코더는 상기 스크램블링 프로세서를 포함하는 반도체 장치.

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제1항에 있어서,상기 복수의 메모리 칩들은 N개이고,상기 복수의 메모리 칩들의 상기 스크램블링 프로세서들 각각의 상기 버퍼는 아래 식 1을 만족하는 난수화 키가 저장된 반도체 장치.[식 1] ( 는 난수화 키, 는 메모리 칩을 특정하는 인덱스, 는 하나의 메모리 셀 어레이 내 로우의 개수, 은 메모리 칩의 개수)

제4항에 있어서,상기 스크램블링 프로세서는 아래 식 2의 스크램블링 함수의 결과값을 기초로 상기 변형 어드레스를 생성하는 반도체 장치.[식 2] ( 는 스크램블링 함수, 는 로우 어드레스의 물리적 주소값)

제1항에 있어서,상기 복수의 메모리 칩들은 제1 메모리 칩 및 제2 메모리 칩을 포함하고,상기 제1 메모리 칩의 제1 스크램블링 프로세서는 상기 로우 어드레스를 난수화하여 제1 로우에 대응되는 제1 변형 어드레스로 생성하고,상기 제2 메모리 칩의 제2 스크램블링 프로세서는 상기 로우 어드레스를 난수화하여 제2 로우에 대응되는 제2 변형 어드레스로 생성하고,상기 제1 메모리 칩의 상기 제1 로우는 상기 제2 메모리 칩의 상기 제2 로우와 다른 주소의 로우인 반도체 장치.

제6항에 있어서,상기 복수의 메모리 칩들 각각은 센스 엠플리파이어를 더 포함할 수 있고, 상기 제1 메모리 칩의 제1 센스 엠플리파이어로부터 상기 제1 로우까지의 거리는 상기 제2 메모리 칩의 제2 센스 엠플리파이어로부터 상기 제2 로우까지의 거리와 다른 반도체 장치.

제9항에 있어서,상기 스크램블링 프로세서는 조건 1을 만족하는 스크램블링 함수를 이용하여 상기 외부 오류 정정 어드레스를 난수화하여 로우를 지정하도록 구성되는 반도체 장치.[조건 1] ( 는 외부 오류 정정 어드레스의 물리적 주소값, 는 스크램블링 함수, 는 스크램블링 역함수, 는 메모리 칩을 특정하는 인덱스, 은 메모리 칩의 개수)

제1항에 있어서,수신된 물리적 주소값을 암호화하여 입력 어드레스를 생성하는 암호화 프로세서를 더 포함하고,상기 스크램블링 프로세서는 상기 암호화된 입력 어드레스를 난수화하여 상기 복수의 메모리 칩들 각각이 다른 주소의 로우를 지정하도록 구성되는 반도체 장치.

제11항에 있어서,상기 암호화 프로세서는 LLBC(Low-Latency Block Cipher)를 기초로 상기 암호화를 수행하는 반도체 장치.

제1항에 있어서,상기 복수의 메모리 칩들 각각은 DRAM인 반도체 장치.

외부 오류 정정 어드레스를 전송하는 외부 오류 정정부를 포함하는 호스트 장치; 및복수의 비트라인들과 복수의 워드라인들을 포함하는 메모리 셀 어레이, 워드라인 제어 신호를 생성하는 로우 디코더, 및 비트라인 제어 신호를 생성하는 컬럼 디코더를 각각 포함하는 복수의 메모리 칩들을 포함하는 메모리 장치를 포함하고,상기 로우 디코더는 상기 외부 오류 정정 어드레스의 물리적 주소값을 기초로 곱셈 및 모듈러 연산을 수행하여 변형 외부 오류 정정 어드레스를 생성하는 스크램블링 프로세서를 포함하는 반도체 장치.

제14항에 있어서,상기 변형 외부 오류 정정 어드레스는 아래 조건 1을 만족하는 스크램블링 함수를 이용하여 난수화된 반도체 장치.[조건 1] ( 는 외부 오류 정정 어드레스의 물리적 주소값, 는 스크램블링 함수, 는 스크램블링 역함수, 는 메모리 칩을 특정하는 인덱스, 은 메모리 칩의 개수)

메모리 컨트롤러로부터 복수의 메모리 칩들에 입력 어드레스를 전송하는 단계; 상기 입력 어드레스를 난수화하여 변형 어드레스를 생성하는 단계; 및상기 생성된 변형 어드레스를 기초로 상기 복수의 메모리 칩들의 서로 다른 로우들을 활성화하는 단계를 포함하고,상기 변형 어드레스는 아래 조건 1을 만족하는 스크램블링 함수를 이용하여 난수화된 반도체 장치의 구동 방법.[조건 1] ( 는 입력 어드레스의 물리적 주소값, 는 스크램블링 함수, 는 스크램블링 역함수, 는 메모리 칩을 특정하는 인덱스, 은 메모리 칩의 개수)

제16항에 있어서,외부 오류 정정 여부를 판단하는 단계; 및상기 외부 오류 정정이 필요하다고 판단되는 경우 상기 스크램블링 함수를 이용하여 로우 매핑 정보를 난수화하여 외부 오류 정정을 수행하는 단계를 더 포함하는 반도체 장치의 구동 방법.

제17항에 있어서,상기 외부 오류 정정을 수행하는 단계는,상기 복수의 메모리 칩들에 외부 오류 정정 어드레스를 전송하는 단계; 상기 스크램블링 함수를 이용하여 상기 외부 오류 정정 어드레스를 난수화하여 변형 외부 오류 정정 어드레스를 생성하는 단계; 및상기 복수의 메모리 칩들의 서로 다른 로우들의 데이터 버스트들을 독출하여 형성된 청크에 대하여 오류 정정을 수행하는 단계를 더 포함하는 반도체 장치의 구동 방법.

제16항에 있어서,상기 입력 어드레스를 전송하는 단계는,특정 크기의 물리적 주소값을 수신하는 단계;LLBC(Low-Latency Block Cipher)를 적어도 한 단계 이상 수행하여 암호화된 로우 주소를 포함하는 입력 어드레스를 생성하는 단계; 및상기 입력 어드레스를 전송하는 단계를 포함하는 반도체 장치의 구동 방법.

제16항에 있어서,상기 스크램블링 함수는 서로 다른 입력값에 대하여 서로 다른 출력값을 도출하도록 구성된 반도체 장치의 구동 방법.