다수의 하부 금속 배선;상기 하부 금속 배선과 각각 연결되며, 일측벽에 스페이서 형태로 유전박막이 증착된 유전박막이 증착된 제1 전극(L1)과 제2 전극(L2);상기 제1 전극(L1) 및 제2 전극(L2) 사이에 배치되고 수평 방향으로 이동 가능하여 선택적으로 상기 제1 전극(L1) 또는 상기 제2 전극(L2)의 유전박막이 형성된 측벽과 접촉함으로써, 접촉 시 M-I-M(Metal-Insulator-Metal) 커패시터를 일시적으로 형성하는 가동성 빔; 상기 가동성 빔의 하부에 배치되며, 식각 공정에 의해 일부가 제거되어 상기 가동성 빔의 이동을 위한 공간을 제공하는 절연막; 및가동성 빔을 지지하는 앵커를 포함하는 것을 특징으로 하는 나노 전기기계 커패시티브 메모리 소자.

제1 항에 있어서, 상기 유전박막은 제1 전극(L1) 및 제2 전극(L2)이 상기 가동성 빔과 접촉되는 접촉면에 증착된 것을 특징으로 하는 나노 전기기계 커패시티브 메모리 소자.

제2 항에 있어서, 상기 제1 전극(L1) 또는 제2 전극(L2)이 상기 가동성 빔에 접촉 시 가동성 빔, 유전박막 및 금속 전극(L1, L2)으로 구성된 M-I-M(Metal Insulator Metal) 커패시터가 형성되는 것을 특징으로 하는 나노 전기기계 커패시티브 메모리 소자.

제1 항에 있어서, 상기 유전박막의 두께에 따라 변동되는 유효 갭(effective gap)을 통해 동작전압(pull-in voltage, switching voltage), 커패시턴스 비율(Capacitance ratio), 최대 앵커 응력(maximum anchor stress)의 조절이 가능한 것을 특징으로 하는 나노 전기기계 커패시티브 메모리 소자.

제1 항에 있어서, 상기 나노 전기기계 커패시티브 메모리 소자의 어레이는 제1 전극(L1) 및 제2 전극(L2)과 각각 연결된 비트라인(BL) 및 비트라인 바(); 및가동성 빔을 통해 연장된 앵커부와 연결된 워드라인(WL)으로 구성되며, 각 어레이는 쓰기/읽기(write/read) 동작이 가능한 것을 특징으로 하는 나노 전기기계 커패시티브 메모리 소자.

제5 항에 있어서, 상기 워드라인 끝단에 워드라인 카운터 트랜지스터(WL_cont transistor)와 병렬로 적분기를 더 포함하여 방전되는 전하량을 측정하는 것을 특징으로 하는 나노 전기기계 커패시티브 메모리 소자.

하부 금속 배선들이 형성된 반도체 구조물 상에 층간 절연막을 증착하는 단계;상기 층간 절연막 상부에 제1 전극 및 상기 제1 전극과 이격되어 위치하는 제2 전극을 형성하고, 상기 제1 전극 및 제2 전극들 사이에 가동성 빔을 형성하는 단계;상기 제1 전극 및 제2 전극 각각의 가동성 빔과 마주보는 측면에 스페이서 형태의 유전박막을 형성하는 단계; 및상기 가동성 빔 하부의 상기 층간 절연막을 일정 깊이 식각하여 가동성 빔의 수평 이동을 위한 동작 공간을 확보하는 단계를 포함하며, 상기 유전박막은 상기 제1 전극 또는 상기 제2 전극과 상기 가동성 빔이 접촉할 때, 금속 전극, 유전박막 및 가동성 빔으로 이루어진 M-I-M 커패시터를 형성할 수 있도록 구성되는 것을 특징으로 하는 나노 전기기계 커패시티브 메모리 소자의 제조 방법.

제7 항에 있어서, 상기 유전박막은 질화막 또는 산화막을 포함하는 물질을 사용하며, 실리콘 질화막 (SiN), 실리콘 카바이드 (SiCN), 알루미늄 산화막(Al2O3) 또는 이들의 조합 중 선택된 어느 하나인 것을 특징으로 하는 나노 전기기계 커패시티브 메모리 소자의 제조 방법.

제7 항에 있어서, 상기 유전박막을 형성하는 단계는상기 가동성 빔을 둘러싸는 산화막 패턴을 형성하는 단계;상기 산화막 패턴을 포함하는 전체 표면에 일정 두께의 유전박막을 증착하는 단계;에치백(etch-back) 공정을 통해 상기 제1 전극, 제2 전극 및 산화막 패턴 측벽에 유전박막을 남기는 단계; 및상기 산화막 패턴을 제거하여 제1 전극 및 제2 전극 측벽에 스페이서 형태의 유전박막이 남겨지도록 하는 단계를 포함하는 것을 특징으로 하는 나노 전기기계 커패시티브 메모리 소자의 제조 방법.

제7 항에 있어서, 상기 유전박막은 상기 제1 전극 및 제2 전극이 상기 가동성 빔과 인접한 일측면에 형성하는 것을 특징으로 하는 나노 전기기계 커패시티브 메모리 소자의 제조 방법.

제9 항에 있어서, 상기 산화막 패턴 제거 시 상기 가동성 빔 하부에 위치된 상기 층간 절연막을 더 식각하여 상기 가동성 빔이 동작할 수 있는 공간을 확보하는 것을 특징으로 하는 나노 전기기계 커패시티브 메모리 소자의 제조 방법.