제1 면 및 상기 제1 면에 대향하는 제2 면을 포함하고, 상기 제1 면 및 상기 제2 면 사이에, P형 반도체 층 및 산화 규소 층을 포함하는 기판;상기 제2 면 상의, 메쉬(Mesh) 형태의 제1 금속 산화물 층;상기 제1 금속 산화물 층과 다른 밴드갭(Band-gap)을 가지고, 상기 제1 금속 산화물 층을 덮는 제2 금속 산화물 층; 및상기 제2 금속 산화물 층의, 상기 제1 금속 산화물 층에 접하는 면과 반대 면 상에서 두 부분으로 분리되는 소스/드레인 전극을 포함하는 박막 트랜지스터.

제1 항에 있어서,상기 제1 금속 산화물 층의 물질은 IZO(Indium-Zinc-Oxide)를 포함하는, 박막 트랜지스터.

제2 항에 있어서,상기 제2 금속 산화물 층의 물질은 IGZO(Indium-Zinc-Gallium-Oxide) 및 하프늄(Hf)을 포함하는, 박막 트랜지스터.

제3 항에 있어서,상기 제1 금속 산화물 층의 메쉬(Mesh) 크기는 30um 이상인, 박막 트랜지스터.

박막 트랜지스터를 제조하는 방법에 있어서,기판의 P형 반도체 층을 열처리하여 이산화 규소(SiO2) 층을 형성하는 단계;스핀 코팅 방법을 이용해 상기 이산화 규소(SiO2) 층에 평탄 포토 레지스트 층을 코팅하는 단계;노광 및 현상 방법을 이용해 상기 평탄 포토 레지스트 층을 복수개의 포토 레지스트 구조들로 변형하는 단계;상기 복수개의 포토 레지스트 구조들 사이 빈 공간에 제1 금속 산화물 구조를 채워, 메쉬(Mesh) 형태의 제1 금속 산화물 층을 형성하는 단계;상기 복수개의 포토 레지스트 구조들을 제거하는 단계;상기 제1 금속 산화물 구조를 덮도록 제2 금속 산화물 층 형성하는 단계; 및 상기 제2 금속 산화물 층의 표면에 소스/드레인 전극을 형성하는 단계를 포함하는 박막 트랜지스터 제조 방법.

제5 항에 있어서, 상기 제2 금속 산화물 층 형성하는 단계는 200℃ 이하에서 어닐링(Annealing)하는 공정을 포함하는 박막 트랜지스터 제조 방법.

제6 항에 있어서,상기 기판은 플렉서블(Flexible)한 특성을 가지는 박막 트랜지스터 제조 방법.

제7 항에 있어서,상기 제1 금속 산화물 층의 물질은 IZO(Indium-Zinc-Oxide)를 포함하는, 박막 트랜지스터 제조 방법.

제8 항에 있어서,상기 제2 금속 산화물 층의 물질은 IGZO(Indium-Zinc-Gallium-Oxide) 및 하프늄(Hf)을 포함하는 박막 트랜지스터 제조 방법.

제9 항에 있어서,상기 제1 금속 산화물 층의 메쉬(Mesh) 크기는 30um 이상인, 박막 트랜지스터 제조 방법.