제1항에 있어서,상기 제1 및 제2 이중 게이트 박막 트랜지스터(120, 110, 220, 210)와 제1 및 제2 단일 게이트 박막 트랜지스터(140, 130, 240, 230)가 유기 또는 무기 전계 효과 박막 트랜지스터인 것을 특징으로 하는 삼차원 적층 구조의 박막 트랜지스터 수도 논리회로.

기판(169, 269) 상에 제1 단일 게이트 박막 트랜지스터(140, 240); 상기 제1 단일 게이트 박막 트랜지스터(140,240) 상에 제2 단일 게이트 박막 트랜지스터(130, 230); 상기 제2 단일 게이트 박막 트랜지스터(130, 230) 상에 제1 이중 게이트 박막 트랜지스터(120, 220);상기 제1 이중 게이트 박막 트랜지스터(120, 220) 상에 제2 이중 게이트 박막 트랜지스터(110, 210)를 포함하고,상기 제1 단일 게이트 박막 트랜지스터(140,240), 제2 단일 게이트 박막 트랜지스터(130,230), 제1 이중 게이트 박막 트랜지스터(120, 220) 및 제2 이중 게이트 박막 트랜지스터(110, 210)는 전기적으로 서로 연결되는 것이고,상기 제1 단일 게이트 박막 트랜지스터(140)가 p타입 트랜지스터이고, 상기 제2 단일 게이트 박막 트랜지스터(130)가 p타입 트랜지스터이고, 상기 제1 이중 게이트 박막 트랜지스터(120)가 p타입 트랜지스터이고, 상기 제2 이중 게이트 박막 트랜지스터(110)가 p타입 트랜지스터이거나, 또는상기 제1 단일 게이트 박막 트랜지스터(240)가 n타입 트랜지스터이고, 상기 제2 단일 게이트 박막 트랜지스터(230)가 n타입 트랜지스터이고, 상기 제1 이중 게이트 박막 트랜지스터(220)가 n타입 트랜지스터이고, 상기 제2 이중 게이트 박막 트랜지스터(210)가 n타입 트랜지스터인 것인,삼차원 적층 구조의 박막 트랜지스터 수도 논리회로.

제1항에 있어서,상기 제1 단일 게이트 박막 트랜지스터(140, 240)는 제1 소스 전극(142, 242) 및 제1 드레인 전극(143, 243)과, 상기 제1 소스 전극(142, 242) 및 제1 드레인 전극(143, 243) 사이에 제1 반도체 채널 층(144, 244)과, 상기 제1 소스 전극(142, 242), 제1 드레인 전극(143, 243) 및 제1 반도체 채널 층(144, 244) 상에 제1 유전체 층(168, 268)과, 상기 제1 유전체 층(168, 268) 상에 제1 탑게이트 전극(141, 241)과, 상기 제1 탑게이트 전극(141, 241) 상에 제2 유전체 층(167, 267)을 포함하고,상기 제2 단일 게이트 박막 트랜지스터(130, 230)는 제2 소스 전극(132, 232) 및 제2 드레인 전극(133, 233)과, 상기 제2 소스 전극(132, 232) 및 제2 드레인 전극(133, 233) 사이에 제2 반도체 채널 층(134, 234)과, 상기 제2 소스 전극(132, 232), 제2 드레인 전극(133, 233) 및 제2 반도체 채널 층(134, 234) 상에 제3 유전체 층(166, 266)과, 상기 제3 유전체 층(166, 266) 상에 제2 탑게이트 전극(131, 231)과, 상기 제2 탑게이트 전극(131, 231) 상에 제4 유전체 층(165, 265)을 포함하고,상기 제1 이중 게이트 박막 트랜지스터(120, 220)는 제1 바탐게이트 전극(124, 224)과, 상기 제1 바탐게이트 전극(124, 224) 상에 제5 유전체 층(164, 264)과, 상기 제5 유전체 층(164, 264) 상에 제3 소스 전극(122, 222) 및 제3 드레인 전극(123, 223)과, 상기 제3 소스 전극(122, 222) 및 제3 드레인 전극(123, 223) 사이에 제3 반도체 채널 층(125, 225)과, 상기 제3 소스 전극(122, 222), 제3 드레인 전극(123, 223) 및 제3 반도체 채널 층(125, 225) 상에 제6 유전체 층(163, 263)과, 상기 제6 유전체 층(163, 263) 상에 제3 탑게이트 전극(121, 221)을 포함하고,상기 제2 이중 게이트 박막 트랜지스터(110, 210)는 상기 제3 탑게이트 전극(121, 221)과 공유하는 제2 바탐게이트 전극(114, 214)과, 상기 제2 바탐게이트 전극(114, 214) 상에 제7 유전체 층(162, 262)과, 상기 제7 유전체 층(162, 262) 상에 제4 소스 전극(112, 212) 및 제4 드레인 전극(113, 213)과, 상기 제4 소스 전극(112, 212) 및 제4 드레인 전극(113, 213) 사이에 제4 반도체 채널 층(115, 215)과, 상기 제4 소스 전극(112, 212), 제4 드레인 전극(113, 213) 및 제4 반도체 채널 층(115, 215) 상에 제8 유전체 층(161, 261)과, 상기 제8 유전체 층(161, 261) 상에 제4 탑게이트 전극(111, 211)을 포함하고,상기 제3 탑게이트 전극(121, 221)과 상기 제2 바탐게이트 전극(114, 214)은 동일한 전극이고, 서로 동일한 공간을 공유하는 것을 특징으로 하는 삼차원 적층 구조의 박막 트랜지스터 수도 논리회로.

제2항에 있어서,상기 제1 소스 전극(142)이 상기 제1 탑게이트 전극(141)과 전기적으로 연결되고, 상기 제1 탑게이트 전극(141)이 상기 제2 탑게이트 전극(131)과 전기적으로 연결되고, 상기 제2 소스 전극(132)이 상기 제4 소스 전극(112)과 전기적으로 연결되고, 상기 제2 탑게이트 전극(131)이 상기 제3 소스 전극(122)과 전기적으로 연결되고, 상기 제1 바탐게이트 전극(124)이 상기 제4 탑게이트 전극(111)과 전기적으로 연결되고, 상기 제3 드레인 전극(123)이 상기 제4 드레인 전극(113)과 전기적으로 연결되는 것을 특징으로 하는 삼차원 적층 구조의 박막 트랜지스터 수도 논리회로.

제3항에 있어서,상기 전기적 연결이 전도성 비아홀에 의한 것임을 특징으로 하는 삼차원 적층 구조의 박막 트랜지스터 수도 논리회로.

삭제

제1항에 있어서,상기 논리회로가 NAND 게이트인 것을 특징으로 하는 삼차원 적층 구조의 박막 트랜지스터 수도 논리회로.

제6항에 있어서,상기 NAND 게이트의 입력 1(100)이 서로 전극을 공유하는 제1 바텀게이트 전극(124)과 제4 탑게이트 전극(111)에 인가되고, 입력 2(101)가 제3 탑게이트 전극(121)과 제2 바텀게이트 전극(114)에 인가되는 것을 특징으로 하는 삼차원 적층 구조의 박막 트랜지스터 수도 논리회로.

제2항에 있어서,상기 제1 소스 전극(242)이 상기 제1 탑게이트 전극(241)과 전기적으로 연결되고, 상기 제1 드레인 전극(243)이 상기 제2 드레인 전극(233)과 전기적으로 연결되고,상기 제1 탑게이트 전극(241)이 상기 제2 탑게이트 전극(231)과 전기적으로 연결되고, 상기 제2 소스 전극(232)이 상기 제4 소스 전극(212)과 전기적으로 연결되고, 상기 제2 탑게이트 전극(231)이 상기 제3 소스 전극(222)과 전기적으로 연결되고, 상기 제1 바탐게이트 전극(224)이 상기 제4 탑게이트 전극(211)과 전기적으로 연결되는 것을 특징으로 하는 삼차원 적층 구조의 박막 트랜지스터 수도 논리회로.

삭제

제1항에 있어서,상기 논리회로가 NOR 게이트인 것을 특징으로 하는 삼차원 적층 구조의 박막 트랜지스터 수도 논리회로.

제10항에 있어서,상기 NOR 게이트의 입력 1(200)이 서로 전극을 공유하는 제1 바텀게이트 전극(224)과 제4 탑게이트 전극(211)에 인가되고, 입력 2(201)가 제3 탑게이트 전극(221)과 제2 바텀게이트 전극(214)에 인가되는 것을 특징으로 하는 삼차원 적층 구조의 박막 트랜지스터 수도 논리회로.

제2항에 있어서,상기 제1, 제2, 제3, 제4 드레인 전극(143, 133, 123, 113, 243, 233, 223, 213), 제1, 제2, 제3, 제4 소스 전극(142, 132, 122, 112, 242, 232, 222, 212), 제1, 제2, 제3, 제4 탑게이트 전극(141, 131, 121, 111, 241, 231, 221, 211) 및 제1, 제2 바탐게이트 전극(124, 114, 224, 214) 중 1종 이상이 각각 독립적으로 Au, Al, Ag, Be, Bi, Co, Cu, Cr, Hf, In, Mn, Mo, Mg, Ni, Nb, Pb, Pd, Pt, Rh, Re, Ru, Sb, Ta, Te, Ti, V, W, Zr, Zn, Mxene 및 PEDOT:PSS 중에서 선택된 1종 이상을 포함하는 것을 특징으로 하는 삼차원 적층 구조의 박막 트랜지스터 수도 논리회로.

제2항에 있어서,상기 제1 반도체 채널 층(144)이 p-타입 유기 반도체 물질 또는 p-타입 무기 반도체 물질을 포함하고, 상기 제2 반도체 채널 층(134)이 p-타입 유기 반도체 물질 또는 p-타입 무기 반도체 물질을 포함하고, 상기 제3 반도체 채널 층(125)이 p-타입 유기 반도체 물질 또는 p-타입 무기 반도체 물질을 포함하고, 상기 제4 반도체 채널 층(115)이 p-타입 유기 반도체 물질 또는 p-타입 무기 반도체 물질을 포함하는 것을 특징으로 하는 삼차원 적층 구조의 박막 트랜지스터 수도 논리회로.

제2항에 있어서,상기 제1 반도체 채널 층(244)이 n-타입 유기 반도체 물질 또는 n-타입 무기 반도체 물질을 포함하고, 상기 제2 반도체 채널 층(234)이 n-타입 유기 반도체 물질 또는 n-타입 무기 반도체 물질을 포함하고, 상기 제3 반도체 채널 층(225)이 n-타입 유기 반도체 물질 또는 n-타입 무기 반도체 물질을 포함하고, 상기 제4 반도체 채널 층(215)이 n-타입 유기 반도체 물질 또는 n-타입 무기 반도체 물질을 포함하는 것을 특징으로 하는 삼차원 적층 구조의 박막 트랜지스터 수도 논리회로.

제13항에 있어서, 상기 p-타입 유기 반도체가, IDT-BT (indacenodithiophene-co-benzothiadiazole), DPP-DTT (Poly[2,5-(2-octyldodecyl)-3,6-diketopyrrolopyrrole-alt-5,5-(2,5-di(thien-2-yl)thieno [3,2-b]thiophene)])DPP-TTT (poly-[2,5-bis(2-octyldodecyl)-3,6-di(thiophen-2-yl)pyrrolo[3,4-c]pyrrole-1,4(2H,5H)-dionel-alt-thieno[3,2-b]thiophene), PBDT2FBT-2EHO(poly(4,8-bis(2-ethylhexyloxy)benzo[1,2-b:4,5-b']di thiophenealt- 4,7-bis(4-(2-ethylhexyl)-2-thienyl)-5,6-difluoro-2,1,3-benzothiadiazole), 및 PDPP3T(poly(diketopyrrolopyrrole-terthiophene)), diF-TES-ADT(2,8-Difluoro-5,11-bis(triethylsilylethynyl)anthradithiophene), 펜타센(pentacene), 3-헥실싸이오펜 중합체(poly(3-hexylthiophene)), 3-펜틸싸이오펜 중합체(poly(3- pentylthiophene)), 3-부틸싸이오펜 중합체(poly3-(butylthiophene)), 벤조다이싸이오펜(benzo[1,2-b:4,5- b']dithiophene) 중합체 중에서 선택된 1종 이상이고,상기 p-타입 무기 반도체가, 탄소나노튜브 (Carbon nanotube), 그래핀 (Graphene), 전이금속 디칼코게나이드 (Transition metal dichalcogenides), 포스포린 (Phosphorene), 페로브스카이트 (Perovskite), Ni 산화물, Nb 산화물, Cu 산화물, α가 도핑된 Cu 산화물(여기서, α는 보론, 알루미늄, 갈륨 또는 인듐), SrCu 산화물, β가 도핑된 LaCu 산화물(여기서, β는 황 또는 셀레늄) 및 PbS 산화물 중에서 선택된 1종 이상인 것을 특징으로 하는 삼차원 적층 구조의 박막 트랜지스터 수도 논리회로.

제14항에 있어서, 상기 n-타입 유기 반도체가, N2200 (poly{[N,N'-bis(2-octyldodecyl)-naphthalene-1,4,5,8- bis(dicarboximide)-2,6-diyl]-alt-5,5'-(2,2'-bithiophene)}),안트라센(anthracene), 테트라센(tetracene), 헥사센(hexacene), 퀴놀린(quinolone), 나프틸리딘(naphthylridine), 및 퀴나졸린(quinazoline), 안트라디싸이 오펜(antradithophene), 플루오렌(fullerene), 페릴렌디카르복시마이드(perylenedicarboximide), 나프탈렌 디 이미드(naphtalene diimide), 올리고싸이오펜(oligo-thiophene), 6,13-비스(트리이소프로필실릴에티닐)펜타 센)(6,13-Bis(triisopropylsilylethynyl)pentacene), 5,11-비스(트리에틸실릴에티닐)안트라디싸이오펜(5,11- Bis(triethylsilylethynyl)anthradithiophene), 2,8-디플로로-5,11-비스(트리에틸실릴에티닐(2,8-Difluoro- 5,11-bis(triethylsilylethynyl)anthradithiophene), PCBM, Cu-프탈로시아닌(Cu-Phthalocyanine), 및 Zn-프탈 로시아닌(Zn-Phthalocyanine) 중에서 선택된 1종 이상이고, 상기 n-타입 무기 반도체가, 탄소나노튜브 (Carbon nanotube), 그래핀 (Graphene), 전이금속 디칼코게나이드 (Transition metal dichalcogenides), 포스포린 (Phosphorene), 페로브스카이트 (Perovskite), ZnO(zinc oxide), ZTO(zinc tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IGZO(indium gallium zinc oxide) 중에서 선택된 1종 이상을 포함하는 것을 특징으로 하는 삼차원 적층 구조의 박막 트랜지스터 수도 논리회로.

제2항에 있어서,상기 제1 유전체 층 내지 제8 유전체 층(161, 162, 163, 164, 165, 166, 167, 168, 261, 262, 263, 264, 265, 266, 267, 268)이 각각 독립적으로, 패럴린(parylene), 페릴렌(perylene), 폴리디메틸실록세인(polydimethylsiloxane, PDMS), Cytop(CTL-809M, Asahi Glass), Teflon (AF1600, Poly[4,5-difluoro-2,2-bis(trifluoromethyl)-1,3-dioxole-co-tetrafluoroethylene]), PMMA(poly(methyl methacrylate)), P(VDF-TrFE) (Poly(vinylidene fluoride-co-trifluoroethylene)), PVP (poly(vinyl pyrrolidone)), PI(polyimide), 산화알루미늄(Al2O3), 이산화규소(SiO2), 산화하프늄 (HfO2), 및 h-BN (Hexagonal Boron Nitride) 중에서 선택된 1종 이상을 포함하는 것을 특징으로 하는 삼차원 적층 구조의 박막 트랜지스터 수도 논리회로.

제1항에 있어서,상기 제1 및 제2 이중 게이트 박막 트랜지스터(120, 110, 220, 210)와 제1 및 제2 단일 게이트 박막 트랜지스터(140, 130, 240, 230)가 플렉서블한 성질을 갖는 것을 특징으로 하는 삼차원 적층 구조의 박막 트랜지스터 수도 논리회로.

제1항에 있어서,상기 기판(169, 269)은 유리, 플라스틱, 금속 산화물, 및 반도체 중에서 선택된 1종 이상을 포함하는 것을 특징으로 하는 삼차원 적층 구조의 박막 트랜지스터 수도 논리회로.

제1항에 따른 삼차원 적층 구조의 박막 트랜지스터 수도 논리회로를 단수 또는 복수개 포함하는 디지털 회로이고,상기 디지털 회로는 NOT, AND, OR, NOR, XOR 및 NXOR로 이루어진 군에서 선택된 어느 하나인 디지털 회로.