준 2차원 구조 기반 2단자 멤리스터 소자 및 그 제조 방법
QUASI-2D STRUCTURE-BASED TWO-TERMINAL MEMRISTOR DEVICE AND METHOD OF THE SAME
특허 요약
본 발명은 비휘발성 메모리 소자 및 뉴로모픽 컴퓨팅 소자에 적용 가능한 준 2차원 구조 기반 멤리스터에 관한 것으로서, 전류 밀도와 저항 상태의 안정성을 향상시키는 기술에 관한 것이다. 본 발명은 고분자 주형을 이용해 하부 전극에 3차원 다공성 구조를 형성하고, 이를 기반으로 계면 면적을 확장하여 전류가 균일하게 분포될 수 있도록 한다. 이를 통해 필라멘트 형성 방식의 불규칙성과 인터페이스 타입의 계면 면적 부족 문제를 해결하고, 소형화된 소자에서도 높은 신뢰성과 일관성을 제공한다. 또한, 준 2차원 구조는 멀티레벨 저항 상태 구현이 용이하여 신경망 학습이나 고속 신호 처리와 같은 다양한 응용 분야에서 높은 성능을 발휘할 수 있다. 본 발명은 멤리스터 소자의 구조적 개선을 통해 전류 밀도를 효과적으로 제어하고, 반복적인 저항 변화에도 안정적인 전기적 특성을 유지할 수 있는 기술에 관한 것이다.
청구항
번호청구항
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제7항에 있어서,상기 저항변화층 상에 상부 전극을 증착하여, 상기 상부 전극과 하부 전극이 저항변화층을 통해 분리된 구조를 형성하는 단계는,DC 스퍼터링, E-beam 증착 또는 원자층 증착 방식을 통해 TiN, Ru, 또는 Au로 상기 상부 전극을 증착하는 단계를 포함하는 것을 특징으로 하는 2단자 멤리스터 소자의 제조 방법.

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준 2단자 구조로 형성된 1차 하부 전극 및 2차 하부 전극;상기 1차 하부 전극 및 2차 하부 전극 상에 형성되되, ALD 공정의 사이클 비율 조절을 통해 산소 농도가 제어되며, 1nm 이상 100nm 이하의 두께로 형성되는 저항변화층;상기 저항변화층 상에서, DC 스퍼터링, E-beam 증착 또는 ALD 공정을 통해 10nm 이상 200nm 이하의 두께로 형성되는 상부 전극을 포함하고, 상기 저항변화층에 의해 상기 1차 하부 전극 및 2차 하부 전극과 상기 상부 전극이 분리된 다각 배열 또는 격자 배열 중 적어도 하나로 형성된 나노 복합체를 구성하는 2단자 멤리스터 소자.

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제1항에 있어서,상기 저항변화층은,상기 1차 하부 전극 및 2차 하부 전극과 상기 상부 전극에 의해 인가된 전류 및 전압차에 의해 계면 상태 변화를 일으켜 저항을 변화시키는 것을 특징으로 하는 2단자 멤리스터 소자.

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제1항에 있어서,상기 1차 하부 전극 및 2차 하부 전극과 상기 상부 전극은 준 2단자의 인공결정립 구조인 것을 특징으로 하는 2단자 멤리스터 소자.

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제3항에 있어서,상기 1차 하부 전극, 상기 2차 하부 전극, 또는 상기 상부 전극 중에서 적어도 하나는 Ni, W, TiN, Au, Ti, 또는 Ru 중에서 적어도 하나를 포함하는 것을 특징으로 하는 2단자 멤리스터 소자

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제3항에 있어서,상기 저항 변화층은, 원자층 증착법 방식을 활용하여 HfSiOx과 같은 산화물을 적용하여 형성되는 것을 특징으로 하는 2단자 멤리스터 소자.

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제3항에 있어서,상기 저항 변화층은, 원자층 증착법 방식을 활용한 산소 저장층으로 조성이 다른 HfSiOx과 같은 산화물을 적용하여 형성되는 것을 특징으로 하는 2단자 멤리스터 소자.

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준 2단자 2단자 멤리스터 소자의 제조 방법으로서,기판 상에 1차 하부 전극을 형성하는 단계;상기 1차 하부 전극 위에 근접장 나노 패터닝(PnP) 공정을 통해 다공성 주형을 형성하는 단계;상기 다공성 주형의 기공에 금속 도금을 수행하여, 상기 1차 하부 전극과 연결된 나노 복합체의 2차 하부 전극을 형성하는 단계;상기 다공성 주형을 습식 에칭 또는 산소 플라즈마 처리를 통해 제거하여, 상기 나노 복합체의 2차 하부 전극을 노출시키는 단계;상기 1차 및 2차 하부 전극 상에 HfSiOx 산화물로 이루어진 저항변화층을 원자층 증착(Atomic Layer Deposition, ALD) 방식으로 형성하되, ALD 공정의 사이클 비율 조절을 통해 산소 농도가 제어되며, 1nm 이상 100nm 이하의 두께로 형성되는 단계;상기 저항변화층 상에서, DC 스퍼터링, E-beam 증착 또는 ALD 공정을 통해 10nm 이상 200nm 이하의 두께로 상부 전극을 증착하여, 상기 상부 전극과 하부 전극이 저항변화층을 통해 분리된 다각 배열 또는 격자 배열 중 적어도 하나로 형성된 구조를 형성하는 단계를 포함하는 것을 특징으로 하는 2단자 멤리스터 소자의 제조 방법.

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제7항에 있어서,상기 기판 상에 1차 하부 전극을 형성하는 단계는,포토리소그래피 공정을 통해 패터닝된 포토레지스트 위에 전기 도금을 수행하여 상기 1차 하부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 2단자 멤리스터 소자의 제조 방법.

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제7항에 있어서,상기 다공성 주형의 기공에 금속 도금을 수행하여, 상기 1차 하부 전극과 연결된 나노 복합체의 2차 하부 전극을 형성하는 단계는,PDMS 또는 PUA와 같은 엘라스토머 재질의 위상 마스크를 사용한 다공성 주형을 이용하여 상기 2차 하부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 2단자 멤리스터 소자의 제조 방법.

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제7항에 있어서,상기 다공성 주형의 기공에 금속 도금을 수행하여, 상기 1차 하부 전극과 연결된 나노 복합체의 2차 하부 전극을 형성하는 단계는,전기도금 방식으로 상기 금속 도금을 수행하고, 전류 및 전압의 크기를 조절하여 2차 하부 전극의 충진율을 조절하는 단계를 포함하는 것을 특징으로 하는 2단자 멤리스터 소자의 제조 방법.

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제7항에 있어서,상기 1차 및 2차 하부 전극 상에 HfSiOx 산화물로 이루어진 저항변화층을 원자층 증착(Atomic Layer Deposition, ALD) 방식으로 형성하는 단계는,저항변화층 형성 시 ALD 공정의 사이클 비율을 조절하여 산소 농도를 조절하는 단계를 포함하는 것을 특징으로 하는 2단자 멤리스터 소자의 제조 방법.

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