제1 클락 입력과 제2 클락 입력을 합성하여 1개의 클락을 생성하는 클락 드라이버를 적어도 2개 사용하여 적어도 2개의 클락을 수신기로 전송하는 전송기 — 상기 전송기의 적어도 2개의 클락 드라이버 중 제1 클락 드라이버는 제1 클락 입력으로 입력되는 기준 클락과 제2 클락 입력으로 입력되는 상기 제1 기준 클락과 상이한 참조 신호를 합성하여 제1 클락을 생성하여 상기 수신기로 전송하고, 상기 적어도 2개의 클락 드라이버 중 제2 클락 드라이버는 제1 클락 입력으로 입력되는, 상기 기준 클락과 위상이 반대인 반기준 클락과 제2 클락 입력으로 입력되는 상기 참조 신호를 합성하여 제2 클락을 생성하여 상기 수신기로 전송함 —, 그리고상기 전송기에서 전송되는 적어도 2개의 클락을 수신한 후, 수신되는 상기 적어도 2개의 클락에 대한 등화를 수행하는 수신기 — 상기 수신기는 상기 제1 클락과 상기 제2 클락을 사용하여 상기 기준 클락을 추출하고, 상기 기준 클락을 사용하여, 등화된 제1 클락과 등화된 제2 클락 중 하나의 등화된 클락으로부터 상기 참조 신호의 이득값을 산출한 후 산출된 이득값에 따라 상기 등화시 보상을 수행함 —를 포함하는 전송 시스템.

제1항에 있어서,상기 참조 신호는 상기 기준 클락의 주파수의 1/2 주파수를 갖는 1/2 클락, 및 상기 기준 클락 및 상기 1/2 클락에 비해 주기가 작은 DC(Direct Current) 클락을 포함하는,전송 시스템.

제2항에 있어서,상기 참조 신호는 연속되는 상기 DC 클락과 연속되는 상기 1/2 클락이 반복되는 형태의 클락인,전송 시스템.

제3항에 있어서,상기 수신기는,상기 제1 클락 및 상기 제2 클락을 수신하여 각각 증폭시키는 제1 증폭부 및 제2 증폭부,상기 제1 증폭부 및 상기 제2 증폭부에서 각각 증폭된 제1 클락 및 제2 클락에 대한 등화를 수행하는 제1 등화부 및 제2 등화부, 상기 제1 증폭부에서 증폭된 제1 클락과 상기 제2 증폭부에서 증폭된 제2 클락을 사용하여 기준 클락을 추출하는 기준 클락 추출부, 그리고상기 기준 클락 추출부에서 추출된 기준 클락에 기초하여, 상기 제1 등화부에서 등화된 제1 클락으로부터 상기 DC 클락과 상기 1/2 클락의 이득값을 각각 산출하고, 산출된 이득값에 따라 상기 제1 등화부 및 상기 제2 등화부의 저항 및 커패시터의 설정 변경값을 조정하는 주파수 응답 분석부를 포함하는, 전송 시스템.

제4항에 있어서,상기 주파수 응답 분석부는 상기 기준 클락에 기초하여 상기 등화된 제1 클락에서 상기 DC 클락과 상기 1/2 클락의 교대 주기에 따라 상기 DC 클락의 전압값과 상기 1/2 클락의 전압값을 순차적으로 샘플링하여 상기 DC 클락과 상기 1/2 클락의 이득값을 산출하는,전송 시스템.

제4항에 있어서,상기 기준 클락 추출부는 상기 제1 증폭부에서 증폭된 제1 클락과 상기 제2 증폭부에서 증폭된 제2 클락의 감산을 통해 상기 기준 클락을 추출하는,전송 시스템.

2개의 클락을 수신 장치로 전송하는 전송 장치로서,제1 클락 입력과 제2 클락 입력을 합성하여 생성되는 제1 클락을 상기 수신 장치로 전송하는 제1 클락 드라이버, 그리고제3 클락 입력과 제4 클락 입력을 합성하여 생성되는 제2 클락을 상기 수신 장치로 전송하는 제2 클락 드라이버를 포함하며,상기 제1 클락 입력은 기준 클락이고, 상기 제3 클락 입력은 상기 기준 클락과 위상이 반대인 반기준 클락이며, 상기 제2 클락 입력과 상기 제4 클락 입력은 상기 기준 클락 및 상기 반 기준 클락과 상이한 참조 신호인,전송 장치.

제7항에 있어서,상기 참조 신호는 상기 기준 클락의 주파수의 1/2 주파수를 갖는 1/2 클락, 및 상기 기준 클락 및 상기 1/2 클락에 비해 주기가 작은 클락인 DC 클락을 포함하는,전송 장치.

제8항에 있어서,상기 참조 신호는 연속되는 상기 DC 클락과 연속되는 상기 1/2 클락이 반복되는 형태의 클락인,전송 장치.

전송 장치에서 전송되는 2개의 클락을 수신하는 수신 장치로서,상기 전송 장치로부터 제1 클락 및 제2 클락을 수신하여 각각 증폭시키는 제1 증폭부 및 제2 증폭부,상기 제1 증폭부 및 상기 제2 증폭부에서 각각 증폭된 제1 클락 및 제2 클락에 대한 등화를 수행하는 제1 등화부 및 제2 등화부, 상기 제1 증폭부에서 증폭된 제1 클락과 상기 제2 증폭부에서 증폭된 제2 클락을 사용하여 기준 클락을 추출하는 기준 클락 추출부, 그리고상기 기준 클락 추출부에서 추출된 기준 클락에 기초하여, 상기 제1 등화부에서 등화된 제1 클락으로부터 참조 신호의 이득값을 산출한 후 산출된 이득값에 따라 상기 제1 등화부 및 상기 제2 등화부에서의 등화 설정 변경값을 조정하는 주파수 응답 분석부를 포함하는 수신 장치.

제10항에 있어서,상기 제1 클락은 상기 기준 클락과 상기 참조 신호의 합성에 의해 생성되는 클락이고,상기 제2 클락은 상기 기준 클락과 위상이 반대인 반기준 클락과 상기 참조 신호의 합성에 의해 생성되는 클락이며,상기 참조 신호는 상기 기준 클락의 주파수의 1/2 주파수를 갖는 1/2 클락, 및 상기 기준 클락 및 상기 1/2 클락에 비해 주기가 작은 클락인 DC 클락을 포함하는,수신 장치.

제11항에 있어서,상기 주파수 응답 분석부는 상기 제1 등화부에서 등화된 제1 클락으로부터 상기 DC 클락과 상기 1/2 클락의 이득값을 각각 산출하고, 산출된 이득값에 따라 상기 제1 등화부 및 상기 제2 등화부의 저항 및 커패시터의 설정 변경값을 조정하는,수신 장치.

제11항에 있어서,상기 참조 신호는 연속되는 상기 DC 클락과 연속되는 상기 1/2 클락이 반복되는 형태의 클락인,수신 장치.

제10항에 있어서,상기 기준 클락 추출부는 상기 제1 증폭부에서 증폭된 제1 클락과 상기 제2 증폭부에서 증폭된 제2 클락의 감산을 통해 상기 기준 클락을 추출하는,수신 장치.

제1 클락 입력과 제2 클락 입력을 합성하여 1개의 클락을 생성하는 클락 드라이버를 적어도 2개 사용하여 적어도 2개의 클락을 수신기로 전송하고, 2비트 데이터를 수신기로 전송하는 데이터 드라이버를 적어도 2개 사용하는 전송기 — 상기 전송기의 적어도 2개의 클락 드라이버 중 제1 클락 드라이버는 제1 클락 입력으로 입력되는 기준 클락과 제2 클락 입력으로 입력되는 상기 제1 기준 클락과 상이한 참조 신호를 합성하여 제1 클락을 생성하여 상기 수신기로 전송하고, 상기 적어도 2개의 클락 드라이버 중 제2 클락 드라이버는 제1 클락 입력으로 입력되는, 상기 기준 클락과 위상이 반대인 반기준 클락과 제2 클락 입력으로 입력되는 상기 참조 신호를 합성하여 제2 클락을 생성하여 상기 수신기로 전송함 —, 그리고상기 전송기에서 전송되는 2비트 이상의 데이터를 수신하여 수신된 상기 2비트 이상의 데이터에 대한 등화를 수행하여 원래의 데이터를 복원하고, 상기 전송기에서 전송되는 적어도 2개의 클락을 수신한 후 상기 적어도 2개의 클락에 대한 등화를 수행하는 수신기 — 상기 수신기는 상기 제1 클락과 상기 제2 클락을 사용하여 상기 기준 클락을 추출하고, 상기 기준 클락을 사용하여, 등화된 제1 클락과 등화된 제2 클락 중 하나의 등화된 클락으로부터 상기 참조 신호의 이득값을 산출한 후 산출된 이득값에 따라 상기 데이터의 등화시 보상 및 상기 클락의 등화시 보상을 수행함 —를 포함하는 전송 시스템.

제15항에 있어서,상기 참조 신호는 상기 기준 클락의 주파수의 1/2 주파수를 갖는 1/2 클락, 및 상기 기준 클락 및 상기 1/2 클락에 비해 주기가 작은 DC 클락을 포함하고,상기 참조 신호는 연속되는 상기 DC 클락과 연속되는 상기 1/2 클락이 반복되는 형태의 클락인,전송 시스템.

제16항에 있어서,상기 수신기는,상기 제1 클락 및 상기 제2 클락을 수신하여 각각 증폭시키는 제1 증폭부 및 제2 증폭부,상기 제1 증폭부 및 상기 제2 증폭부에서 각각 증폭된 제1 클락 및 제2 클락에 대한 등화를 수행하는 제1 등화부 및 제2 등화부, 상기 2비트 이상의 데이터를 수신하여 증폭시키는 데이터 증폭부,상기 데이터 증폭부에서 증폭된 데이터에 대한 등화를 수행하는 데이터 등화부,상기 제1 증폭부에서 증폭된 제1 클락과 상기 제2 증폭부에서 증폭된 제2 클락을 사용하여 기준 클락을 추출하는 기준 클락 추출부, 그리고상기 기준 클락 추출부에서 추출된 기준 클락에 기초하여, 상기 제1 등화부에서 등화된 제1 클락으로부터 상기 DC 클락과 상기 1/2 클락의 이득값을 각각 산출하고, 산출된 이득값에 따라 상기 제1 등화부, 상기 제2 등화부 및 상기 데이터 등화부의 저항 및 커패시터의 설정 변경값을 조정하는 주파수 응답 분석부를 포함하는, 전송 시스템.

제17항에 있어서,상기 주파수 응답 분석부는 상기 기준 클락에 기초하여 상기 등화된 제1 클락에서 상기 DC 클락과 상기 1/2 클락의 교대 주기에 따라 상기 DC 클락의 전압값과 상기 1/2 클락의 전압값을 순차적으로 샘플링하여 상기 DC 클락과 상기 1/2 클락의 이득값을 산출하는,전송 시스템.

제17항에 있어서,상기 기준 클락 추출부는 상기 제1 증폭부에서 증폭된 제1 클락과 상기 제2 증폭부에서 증폭된 제2 클락의 감산을 통해 상기 기준 클락을 추출하는,전송 시스템.