3차원 메모리 디바이스에 있어서,제1 수평 방향으로 배치된 제1 메모리 셀 슬롯 내지 제n 메모리 셀 슬롯 - 상기 n은 2 이상의 정수임 - 을 포함하며,상기 제1 메모리 셀 슬롯 내지 상기 제n 메모리 셀 슬롯 각각은,상기 제1 수평 방향과 직교하는 제2 수평 방향, 및 수직 방향으로 배치된 메모리 셀들;상기 수직 방향으로 형성되며, 상기 수직 방향으로 배치된 상기 메모리 셀들 각각의 게이트 단자들에 접속된 워드라인들 또는 상기 수직 방향으로 배치된 상기 메모리 셀들 각각의 드레인 단자들에 접속된 비트라인들 중 한 종류의 라인들인, 상기 제2 수평 방향으로 배치된 제1 액세스 라인들; 및상기 제2 수평 방향으로 형성되며, 상기 제2 수평 방향으로 배치된 상기 메모리 셀들 각각의 상기 게이트 단자들에 접속된 상기 워드라인들 또는 상기 제2 수평 방향으로 배치된 상기 메모리 셀들 각각의 상기 드레인 단자들에 접속된 상기 비트라인들 중 다른 종류의 라인들인, 상기 수직 방향으로 배치된 제2 액세스 라인들을 포함하고,(i) 동일한 제2 수평 방향 위치에 배치된 상기 제1 메모리 셀 슬롯의 상기 제1 액세스 라인들 내지 상기 제n 메모리 셀 슬롯의 상기 제1 액세스 라인들 중 적어도 두개의 제1 액세스 라인들은, 상기 제1 메모리 셀 슬롯 내지 상기 제n 메모리 셀 슬롯 하부의 제1 회로 어레이의 각각의 서브 워드라인 드라이버들 또는 각각의 센스 앰프들 중 한 종류의 회로 소자들에 결합되며 상기 제1 수평 방향으로 형성되는, 제1 글로벌 라인들에 접속되며, 동일한 수직 방향 위치에 배치된 상기 제1 메모리 셀 슬롯의 상기 제2 액세스 라인들 내지 상기 제n 메모리 셀 슬롯의 상기 제2 액세스 라인들은, 상기 제1 메모리 셀 슬롯 내지 상기 제n 메모리 셀 슬롯 외측의 제2 회로 어레이로 연장되며, 상기 제2 회로 어레이의 각각의 상기 서브 워드라인 드라이버들 또는 각각의 상기 센스 앰프들 중 다른 종류의 회로 소자들에 상기 제1 수평 방향으로 배치되는 비아(via)들을 통해 접속되거나, (ii) 동일한 상기 제2 수평 방향 위치에 배열된 상기 제1 메모리 셀 슬롯의 상기 제1 액세스 라인들 내지 상기 제n 메모리 셀 슬롯의 상기 제1 액세스 라인들은, 상기 제1 회로 어레이의 각각의 상기 서브 워드라인 드라이버들 또는 각각의 상기 센스 앰프들 중 한 종류의 회로 소자들에 접속되며, 동일한 상기 수직 방향 위치에 배치된 상기 제1 메모리 셀 슬롯의 상기 제2 액세스 라인들 내지 상기 제n 메모리 셀 슬롯의 상기 제2 액세스 라인들 중 적어도 두개의 제2 액세스 라인들은, 상기 제2 회로 어레이로 연장되며, 상기 제2 회로 어레이의 각각의 상기 서브 워드라인 드라이버들 또는 각각의 상기 센스 앰프들 중 다른 종류의 회로 소자들에 결합되며 상기 제1 수평 방향으로 형성되는, 제2 글로벌 라인들에, 상기 제1 수평 방향으로 배치되는 상기 비아들을 통해 접속된 것을 특징으로 3차원 메모리 디바이스.

제1항에 있어서,상기 제1 액세스 라인들 또는 상기 제2 액세스 라인들이 상기 워드라인들일 경우,상기 제1 글로벌 라인들 각각은, 동일한 상기 제2 수평 방향 위치에 배치된 상기 제1 메모리 셀 슬롯의 상기 제1 액세스 라인들 내지 상기 제n 메모리 셀 슬롯의 상기 제1 액세스 라인들이 이루는 상기 제1 회로 어레이 상의 제1 수평 방향 영역의 측면 영역에 배치되며, 각각의 대응되는 상기 제1 액세스 라인들에 접속되고,상기 제2 글로벌 라인들 각각은, 동일한 상기 수직 방향 위치에 배치된 상기 제1 메모리 셀 슬롯의 상기 제2 액세스 라인들 내지 상기 제n 메모리 셀 슬롯의 상기 제2 액세스 라인들에 대응되는 상기 비아들이 이루는 상기 제2 회로 어레이 상의 제1 수평 방향 영역의 측면 영역에 배치되며, 각각의 대응되는 상기 비아들에 접속되는 것을 특징으로 하는 3차원 메모리 디바이스.

제1항에 있어서,상기 제1 액세스 라인들 또는 상기 제2 액세스 라인들이 상기 워드라인들일 경우,상기 제1 글로벌 라인들 각각은, 동일한 상기 제2 수평 방향 위치에 배치된 상기 제1 메모리 셀 슬롯의 상기 제1 액세스 라인들 내지 상기 제n 메모리 셀 슬롯의 상기 제1 액세스 라인들이 이루는 상기 제1 회로 어레이 상의 제1 수평 방향 영역의 측면 영역에 배치되는 제1 바디 라인들; 및 상기 제1 바디 라인들 각각에서 상기 제2 수평 방향으로 연장되어 각각의 대응되는 상기 제1 액세스 라인들에 접속되는 제1 콘택 패드들을 포함하며,상기 제2 글로벌 라인들 각각은, 동일한 상기 수직 방향 위치에 배치된 상기 제1 메모리 셀 슬롯의 상기 제2 액세스 라인들 내지 상기 제n 메모리 셀 슬롯의 상기 제2 액세스 라인들에 대응되는 상기 비아들이 이루는 상기 제2 회로 어레이 상의 제1 수평 방향 영역의 측면 영역에 배치되는 제2 바디 라인들; 및 상기 제2 바디 라인들 각각에서 상기 제2 수평 방향으로 연장되어 각각의 대응되는 상기 비아들에 접속되는 제2 콘택 패드들을 포함하는 것을 특징으로 하는 3차원 메모리 디바이스.

제1항에 있어서,상기 제1 액세스 라인들 또는 상기 제2 액세스 라인들이 상기 워드라인들일 경우,상기 제1 글로벌 라인들 각각은, 동일한 상기 제2 수평 방향 위치에 배치된 상기 제1 메모리 셀 슬롯의 상기 제1 액세스 라인들 내지 상기 제n 메모리 셀 슬롯의 상기 제1 액세스 라인들이 이루는 상기 제1 회로 어레이 상의 제1 수평 방향 영역의 일측면과 타측면에 번갈아가며 배치되며,상기 제2 글로벌 라인들 각각은, 동일한 상기 수직 방향 위치에 배치된 상기 제1 메모리 셀 슬롯의 상기 제2 액세스 라인들 내지 상기 제n 메모리 셀 슬롯의 상기 제2 액세스 라인들에 대응되는 상기 비아들이 이루는 상기 제2 회로 어레이 상의 제1 수평 방향 영역의 일측면과 타측면에 번갈아가며 배치되는 것을 특징으로 하는 3차원 메모리 디바이스.

제1항에 있어서,상기 제1 액세스 라인들 또는 상기 제2 액세스 라인들이 상기 비트라인들일 경우,상기 제1 글로벌 라인들 각각은, 동일한 상기 제2 수평 방향 위치에 배열된 상기 제1 메모리 셀 슬롯의 상기 제1 액세스 라인들 내지 상기 제n 메모리 셀 슬롯의 상기 제1 액세스 라인들 중 적어도 두개의 제1 액세스 라인들과 직접적으로 접속되거나, 스위치 소자들을 통해 접속되며,상기 제2 글로벌 라인들 각각은, 동일한 상기 수직 방향 위치에 배열된 상기 제1 메모리 셀 슬롯의 상기 제2 액세스 라인들 내지 상기 제n 메모리 셀 슬롯의 상기 제2 액세스 라인들 중 적어도 두개의 액세스 라인에 대응되는 적어도 두개의 비아들에 직접적으로 접속되거나, 상기 스위치 소자들을 통해 접속되는 것을 특징으로 하는 3차원 메모리 디바이스.

제1항에 있어서,상기 제1 액세스 라인들 또는 상기 제2 액세스 라인들이 상기 비트라인들일 경우,상기 제1 글로벌 라인들 각각은, 동일한 상기 제2 수평 방향 위치에 배치된 상기 제1 메모리 셀 슬롯의 상기 제1 액세스 라인들 내지 상기 제n 메모리 셀 슬롯의 상기 제1 액세스 라인들이 이루는 상기 제1 회로 어레이 상의 제1 수평 방향 영역의 측면 영역에 배치되는 제1 바디 라인들; 및 상기 제1 바디 라인들 각각에서 상기 제2 수평 방향으로 연장되어 각각의 대응되는 상기 제1 액세스 라인들에 접속되는 제1 콘택 패드들을 포함하며,상기 제2 글로벌 라인들 각각은, 동일한 상기 수직 방향 위치에 배치된 상기 제1 메모리 셀 슬롯의 상기 제2 액세스 라인들 내지 상기 제n 메모리 셀 슬롯의 상기 제2 액세스 라인들에 대응되는 상기 비아들이 이루는 상기 제2 회로 어레이 상의 제1 수평 방향 영역의 측면 영역에 배치되는 제2 바디 라인들; 및 상기 제2 바디 라인들 각각에서 상기 제2 수평 방향으로 연장되어 각각의 대응되는 상기 비아들에 접속되는 제2 콘택 패드들을 포함하는 것을 특징으로 하는 3차원 메모리 디바이스.

제1항에 있어서,상기 제1 액세스 라인들 또는 상기 제2 액세스 라인들이 상기 비트라인들일 경우,상기 제1 글로벌 라인들 각각은, 동일한 상기 제2 수평 방향 위치에 배치된 상기 제1 메모리 셀 슬롯의 상기 제1 액세스 라인들 내지 상기 제n 메모리 셀 슬롯의 상기 제1 액세스 라인들이 이루는 상기 제1 회로 어레이 상의 제1 수평 방향 영역의 일측면과 타측면에 번갈아가며 배치되며,상기 제2 글로벌 라인들 각각은, 동일한 상기 수직 방향 위치에 배치된 상기 제1 메모리 셀 슬롯의 상기 제2 액세스 라인들 내지 상기 제n 메모리 셀 슬롯의 상기 제2 액세스 라인들에 대응되는 상기 비아들이 이루는 상기 제2 회로 어레이 상의 제1 수평 방향 영역의 일측면과 타측면에 번갈아가며 배치되는 것을 특징으로 하는 3차원 메모리 디바이스.

3차원 메모리 디바이스에 있어서,제1 수평 방향으로 배치된 제1 메모리 셀 슬롯 내지 제n 메모리 셀 슬롯 - 상기 n은 2 이상의 정수임 - 을 포함하며,상기 제1 메모리 셀 슬롯 내지 상기 제n 메모리 셀 슬롯 각각은,상기 제1 수평 방향과 직교하는 제2 수평 방향, 및 수직 방향으로 배치된 메모리 셀들;상기 수직 방향으로 형성되며, 상기 수직 방향으로 배치된 상기 메모리 셀들 각각의 게이트 단자들에 접속된 워드라인들 또는 상기 수직 방향으로 배치된 상기 메모리 셀들 각각의 드레인 단자들에 접속된 비트라인들 중 한 종류의 라인들인, 상기 제2 수평 방향으로 배치된 제1 액세스 라인들; 및상기 제2 수평 방향으로 형성되며, 상기 제2 수평 방향으로 배치된 상기 메모리 셀들 각각의 상기 게이트 단자들에 접속된 상기 워드라인들 또는 상기 제2 수평 방향으로 배치된 상기 메모리 셀들 각각의 상기 드레인 단자들에 접속된 상기 비트라인들 중 다른 종류의 라인들인, 상기 수직 방향으로 배치된 제2 액세스 라인들을 포함하고,동일한 제2 수평 방향 위치에 배치된 상기 제1 메모리 셀 슬롯의 상기 제1 액세스 라인들 내지 상기 제n 메모리 셀 슬롯의 상기 제1 액세스 라인들 중 적어도 두개의 제1 액세스 라인들은, 상기 제1 메모리 셀 슬롯 내지 상기 제n 메모리 셀 슬롯 하부의 제1 회로 어레이의 각각의 서브 워드라인 드라이버들 또는 각각의 센스 앰프들 중 한 종류의 회로 소자들에 결합되며 상기 제1 수평 방향으로 형성되는, 제1 글로벌 라인들에 접속되며, 동일한 수직 방향 위치에 배치된 상기 제1 메모리 셀 슬롯의 상기 제2 액세스 라인들 내지 상기 제n 메모리 셀 슬롯의 상기 제2 액세스 라인들 중 적어도 두개의 제2 액세스 라인들은, 상기 제1 메모리 셀 슬롯 내지 상기 제n 메모리 셀 슬롯 외측의 제2 회로 어레이로 연장되며, 상기 제2 회로 어레이의 각각의 상기 서브 워드라인 드라이버들 또는 각각의 상기 센스 앰프들 중 다른 종류의 회로 소자들에 결합되며 상기 제1 수평 방향으로 형성되는, 제2 글로벌 라인들에, 상기 제1 수평방향으로 배치되는 비아들을 통해 접속된 것을 특징으로 3차원 메모리 디바이스.

제8항에 있어서,동일한 상기 제2 수평 방향 위치에 배치된 상기 제1 메모리 셀 슬롯의 상기 제1 액세스 라인들 내지 상기 제n 메모리 셀 슬롯의 상기 제1 액세스 라인들 중, 상기 제1 수평 방향에서 동일한 특정 제2 수평 방향 위치에 배치된 상기 제1 액세스 라인들을 제1_1 액세스 라인 내지 제1_n 액세스 라인이라 할 경우,상기 제1 글로벌 라인들 각각은, 상기 제1_1 액세스 라인 내지 상기 제1_n 액세스 라인 중 순차적으로 이웃하는 m개의 - 상기 m은 2 이상의 정수임 - 상기 제1 액세스 라인들을 쉐어하며,동일한 상기 수직 방향 위치에 배치된 상기 제1 메모리 셀 슬롯의 상기 제2 액세스 라인들 내지 상기 제n 메모리 셀 슬롯의 상기 제2 액세스 라인들 중, 특정 수직 방향 위치에 배치된 상기 제2 액세스 라인들을 제2_1 액세스 라인 내지 제2_n 액세스 라인이라 할 경우,상기 제2 글로벌 라인 각각은, 상기 제2_1 액세스 라인 내지 상기 제2_n 액세스 라인 중 순차적으로 m번째 이웃하는 (n/m)개의 상기 제2 액세스 라인들을 쉐어하는 것을 특징으로 하는 3차원 메모리 디바이스.

제9항에 있어서,상기 n은 상기 m의 배수이며,상기 제1 글로벌 라인들은 제1_1 글로벌 라인 내지 제1_(n/m) 글로벌 라인을 포함하고,제1_j 글로벌 라인 - 상기 j는 1 이상이며 상기 (n/m) 이하인 정수임 - 은, 제1_(1+(j-1)m) 액세스 라인 내지 제1_jm 액세스 라인을 쉐어하며,상기 제2 글로벌 라인들은 제2_1 글로벌 라인 내지 제2_m 글로벌 라인을 포함하고,제2_k 글로벌 라인 - 상기 k는 1 이상이며 상기 m 이하인 정수임 - 은, 제2_(k+(s-1)*m) 액세스 라인 - 상기 s는 1부터 상기 (n/m) 사이에 포함된 모든 정수임 - 을 쉐어하는 것을 특징으로 하는 3차원 메모리 디바이스.

제9항에 있어서,상기 n은 상기 m의 배수가 아니며,(i) 상기 제1 글로벌 라인들은 제1_1 글로벌 라인 내지 제1_[n/m] 글로벌 라인 - 상기 [n/m]은 가우스 함수로, (n/m)보다 크지 않은 최대 정수를 나타냄 - 을 포함하고,제1_j 글로벌 라인 - 상기 j는 1 이상이며 상기 [n/m] 이하인 정수임 - 은, 제1_(1+(j-1)m) 액세스 라인 내지 제1_jm 액세스 라인을 쉐어하며,상기 제2 글로벌 라인들은 제2_1 글로벌 라인 내지 제2_m 글로벌 라인을 포함하고,제2_k 글로벌 라인 - 상기 k는 1 이상이며 상기 m 이하인 정수임 - 은, 제2_(k+(s-1)m) 액세스 라인 - 상기 s는 1부터 상기 [n/m] 사이에 포함된 모든 정수임 - 을 쉐어하며,(ii) 상기 제1_1 액세스 라인 내지 상기 제1_n 액세스 라인 중 쉐어된 상기 제1_1 액세스 라인 내지 제1_(m[n/m]) 액세스 라인을 제외한 제1_(m*[n/m]+1) 액세스 라인 내지 상기 제1_n 액세스 라인, 및 상기 제2_1 액세스 라인 내지 상기 제2_n 액세스 라인 중 쉐어된 상기 제2_1 액세스 라인 내지 제2_(m*[n/m]) 액세스 라인을 제외한 제2_(m*[n/m]+1) 액세스 라인 내지 상기 제2_n 액세스 라인은, 상기 m과는 다른 m'를 이용한 상기 (i)의 방법에 의해 쉐어되거나, 상기 제1_(m*[n/m]+1) 액세스 라인 내지 상기 제1_n 액세스 라인 및 상기 제2_(m*[n/m]+1) 액세스 라인 내지 상기 제2_n 액세스 라인은 쉐어되지 않은 것을 특징으로 하는 3차원 메모리 디바이스.

제9항에 있어서,상기 제1 글로벌 라인들 각각은, 상기 제1_1 액세스 라인 내지 상기 제1_n 액세스 라인 중 순차적으로 이웃하는 m개의 상기 제1 액세스 라인들 하부에 형성되며, 순차적으로 이웃하는 m개의 상기 제1 액세스 라인들 각각에 접속되며,상기 제2 글로벌 라인들 각각은, 상기 제2_1 액세스 라인 내지 상기 제2_n 액세스 라인에 대응되는 제1 비아 내지 제n 비아에 의해 형성되는 제1 수평 방향 영역의 하부 측면 영역에 형성되는 제2 바디 라인들과, 상기 제2 바디 라인들 각각에서 상기 제2 수평 방향으로 연장되는 제2 콘택 패드들을 포함하며, 상기 제2 콘택 패드들이 상기 제1 비아 내지 상기 제n 비아 중 순차적으로 m번째 이웃하는 (n/m)개의 상기 비아들에 접속되는 것을 특징으로 하는 3D 메모리 디바이스.

제12항에 있어서,상기 제1 액세스 라인들이 상기 비트라인들일 경우,상기 제1 글로벌 라인들 각각은, 상기 제1_1 액세스 라인 내지 상기 제1_n 액세스 라인 중 순차적으로 이웃하는 m개의 상기 제1 액세스 라인들 하부에 형성되며, 순차적으로 이웃하는 m개의 상기 제1 액세스 라인들 각각에 직접적으로 접속되거나, 각각의 스위칭 소자들을 이용하여 접속되고,상기 제2 액세스 라인들이 상기 비트라인들일 경우,상기 제2 글로벌 라인들 각각은, 상기 제1 비아 내지 상기 제n 비아 중 순차적으로 m번째 이웃하는 (n/m)개의 상기 비아들 각각에 직접적으로 접속되거나, 각각의 스위칭 소자들을 이용하여 접속되는 특징으로 하는 3차원 메모리 디바이스.

제10항에 있어서,상기 제2 글로벌 라인들 각각에 대응되는 상기 제2 바디 라인들은, 상기 제1 비아 내지 상기 제n 비아에 의해 형성되는 제1 수평 방향 영역의 일측면과 타측면에 번갈아가며 배치되는 것을 특징으로 하는 3차원 메모리 디바이스.

제8항에 있어서,동일한 상기 수직 방향 위치에 배치된 상기 제1 메모리 셀 슬롯의 상기 제2 액세스 라인들 내지 상기 제n 메모리 셀 슬롯의 상기 제2 액세스 라인들 중, 특정 수직 방향 위치에 배치된 상기 제2 액세스 라인들을 제2_1 액세스 라인 내지 제2_n 액세스 라인이라 할 경우,상기 제2 글로벌 라인 각각은, 상기 제2_1 액세스 라인 내지 상기 제2_n 액세스 라인 중 순차적으로 이웃하는 m개의 - 상기 m은 2 이상의 정수임 - 상기 제2 액세스 라인들을 쉐어하며,동일한 상기 제2 수평 방향 위치에 배치된 상기 제1 메모리 셀 슬롯의 상기 제1 액세스 라인들 내지 상기 제n 메모리 셀 슬롯의 상기 제1 액세스 라인들 중, 상기 동일한 특정 제2 수평 방향 위치에 배치된 상기 제1 액세스 라인들을 제1_1 액세스 라인 내지 제1_n 액세스 라인이라 할 경우,상기 제1 글로벌 라인들 각각은, 상기 제1_1 액세스 라인 내지 상기 제1_n 액세스 라인 중 순차적으로 m번째 이웃하는 (n/m)개의 상기 제1 액세스 라인들을 쉐어하는 것을 특징으로 하는 3차원 메모리 디바이스.

제15항에 있어서,상기 n은 상기 m의 배수이며,상기 제2 글로벌 라인들은 제2_1 글로벌 라인 내지 제2_(n/m) 글로벌 라인을 포함하고,제2_j 글로벌 라인 - 상기 j는 1 이상이며 상기 (n/m) 이하인 정수임 - 은, 제2_(1+(j-1)m) 액세스 라인 내지 제2_jm 액세스 라인을 쉐어하며,상기 제1 글로벌 라인들은 제1_1 글로벌 라인 내지 제1_m 글로벌 라인을 포함하고,제1_k 글로벌 라인 - 상기 k는 1 이상이며 상기 m 이하인 정수임 - 은, 제1_(k+(s-1)*m) 액세스 라인 - 상기 s는 1부터 상기 (n/m) 사이에 포함된 모든 정수임 - 을 쉐어하는 것을 특징으로 하는 3D 메모리 디바이스.

제15항에 있어서,상기 n은 상기 m의 배수가 아니며,(i) 상기 제2 글로벌 라인들은 제2_1 글로벌 라인 내지 제2_[n/m] 글로벌 라인 - 상기 [n/m]은 가우스 함수로, (n/m)보다 크지 않은 최대 정수를 나타냄 - 을 포함하고,제2_j 글로벌 라인 - 상기 j는 1 이상이며 상기 [n/m] 이하인 정수임 - 은, 제1_(1+(j-1)m) 액세스 라인 내지 제1_jm 액세스 라인을 쉐어하며,상기 제1 글로벌 라인들은 제1_1 글로벌 라인 내지 제1_m 글로벌 라인을 포함하고,제1_k 글로벌 라인 - 상기 k는 1 이상이며 상기 m 이하인 정수임 - 은, 제1_(k+(s-1)m) 액세스 라인 - 상기 s는 1부터 상기 [n/m] 사이에 포함된 모든 정수임 - 을 쉐어하며,(ii) 상기 제2_1 액세스 라인 내지 상기 제2_n 액세스 라인 중 쉐어된 상기 제2_1 액세스 라인 내지 제2_(m[n/m]) 액세스 라인을 제외한 제2_(m*[n/m]+1) 액세스 라인 내지 상기 제2_n 액세스 라인, 및, 상기 제1_1 액세스 라인 내지 상기 제1_n 액세스 라인 중 쉐어된 상기 제1_1 액세스 라인 내지 제1_(m*[n/m]) 액세스 라인을 제외한 제1_(m*[n/m]+1) 액세스 라인 내지 상기 제1_n 액세스 라인은, 상기 m과는 다른 m'를 이용한 상기 (i)의 방법에 의해 쉐어되거나, 상기 제2_(m*[n/m]+1) 액세스 라인 내지 상기 제2_n 액세스 라인 및 상기 제1_(m*[n/m]+1) 액세스 라인 내지 상기 제1_n 액세스 라인은 쉐어되지 않은 것을 특징으로 하는 3차원 메모리 디바이스.

제15항에 있어서,상기 제2 글로벌 라인들 각각은, 상기 제2_1 액세스 라인 내지 상기 제2_n 액세스 라인에 대응되는 제1 비아 내지 제n 비아 중 순차적으로 이웃하는 m개의 상기 비아들 하부에 형성되며, 순차적으로 이웃하는 m개의 상기 비아들 각각에 접속되며,상기 제1 글로벌 라인들 각각은, 상기 제1_1 액세스 라인 내지 상기 제1_n 액세스 라인에 의해 형성되는 제1 수평 방향 영역의 하부 측면 영역에 형성되는 제1 바디 라인들과, 상기 제1 바디 라인들 각각에서 상기 제2 수평 방향으로 연장되는 제1 콘택 패드들을 포함하며, 상기 제1 콘택 패드들이 상기 제1_1 액세스 라인 내지 상기 제1_n 액세스 라인 중 순차적으로 m번째 이웃하는 (n/m)개의 상기 제1 액세스 라인들에 접속되는 것을 특징으로 하는 3차원 메모리 디바이스.

제18항에 있어서,상기 제2 액세스 라인들이 상기 비트라인들일 경우,상기 제2 글로벌 라인들 각각은, 상기 제1 비아 내지 상기 제n 비아 중 순차적으로 이웃하는 m개의 상기 비아들 하부에 형성되며, 순차적으로 이웃하는 m개의 상기 비아들 각각에 직접적으로 접속되거나, 각각의 스위칭 소자들을 이용하여 접속되고,상기 제1 액세스 라인들이 상기 비트라인들일 경우,상기 제1 글로벌 라인들 각각은, 상기 제1_1 액세스 라인 내지 상기 제1_n 액세스 라인 중 순차적으로 m번째 이웃하는 (n/m)개의 상기 제1 액세스 라인들 각각에 직접적으로 접속되거나, 각각의 스위칭 소자들을 이용하여 접속되는 것을 특징으로 하는 3차원 메모리 디바이스.

제18항에 있어서,상기 제1 글로벌 라인들 각각에 대응되는 상기 제1 바디 라인들은, 상기 제1_1 액세스 라인 내지 상기 제1_n 액세스 라인에 의해 형성되는 제1 수평 방향 영역의 일측면과 타측면에 번갈아가며 배치되는 것을 특징으로 하는 3차원 메모리 디바이스.