차동 쌍 메모리 셀(differential pair memory cell)을 포함하고, 상기 차동 쌍 메모리 셀에 대응하는 워드 라인(word line)을 통해 구동 전압(drive voltage)이 인가되는 것에 응답하여 생성되는 제1 전류 또는 제2 전류에 기초하여 제3 전류 및 제4 전류를 각각(separately) 출력하는 메모리 셀 어레이(memory cell array);상기 제3 전류에 기초하여 제1 에지(edge)를 출력하는 제1 CAIF 회로(column accumulation integrate-and-fire circuit) 및 상기 제4 전류에 기초하여 제2 에지를 출력하는 제2 CAIF 회로를 포함하는 CAIF 블록(block); 및상기 제1 에지와 상기 제2 에지 사이의 시간 간격(time interval)을 양자화하는 TDC(time-to-digital converter)를 포함하고,상기 차동 쌍 메모리 셀은,MSB(most significant bit) 셀 및 LSB(least significant bit) 셀을 포함하는, 메모리 장치(memory device).

제1항에 있어서,상기 메모리 장치는,CIM(computing in-memory)을 수행하는, 메모리 장치.

제1항에 있어서,상기 차동 쌍 메모리 셀은,상기 MSB 셀 및 상기 LSB 셀을 포함하는 차동 쌍 eFlash(embedded flash) 메모리 셀을 포함하는, 메모리 장치.

제3항에 있어서,상기 MSB 셀의 가중치(weight)를 위해 SCL(single-level cell)이 사용되고,상기 LSB 셀의 가중치를 위해 MLC(multi-level cell)이 사용되는, 메모리 장치.

제3항에 있어서,상기 MSB 셀은,상기 LSB 셀보다 많은 전류를 생성하도록 프로그래밍 되는, 메모리 장치.

제3항에 있어서,상기 MSB 셀은,상기 MSB 셀의 가중치에 기초하여 상기 제1 전류를 생성하고,상기 LSB 셀은,상기 LSB 셀의 가중치에 기초하여 상기 제2 전류를 생성하는, 메모리 장치.

제1항에 있어서,상기 제3 전류를 상기 제1 CAIF 회로에 제공하고, 상기 제4 전류를 상기 제2 CAIF 회로에 제공하는 전류 미러 블록(current mirror block)을 더 포함하는, 메모리 장치.

제7항에 있어서,상기 제1 CAIF 회로는,상기 제3 전류에 기초하여 충전되는 제1 캐패시터; 및상기 제1 캐패시터의 충전량에 기초하여 플립(flip)됨으로써, 상기 제1 에지를 생성하는 적어도 하나의 제1 인버터를 포함하고,상기 제2 CAIF 회로는,상기 제4 전류에 기초하여 충전되는 제2 캐패시터; 및상기 제2 캐패시터의 충전량에 기초하여 플립(flip)됨으로써, 상기 제2 에지를 생성하는 적어도 하나의 제2 인버터를 포함하는, 메모리 장치.

제8항에 있어서,상기 전류 미러 블록은,제1 시간 구간 동안 상기 제3 전류 및 상기 제4 전류를 상기 제1 CAIF 회로 및 상기 제2 CAIF 회로에 각각(respectively) 공급하고, 상기 제1 시간 구간 이후의 제2 시간 구간 동안 정전류(constant current)를 상기 제1 CAIF 회로 및 상기 제2 CAIF 회로에 공급하는, 메모리 장치.

제9항에 있어서,상기 제1 시간 구간의 길이는,상기 제1 시간 구간 동안 상기 제1 인버터 및 상기 제2 인버터가 플립되지 않도록 설정되는, 메모리 장치.

제2항에 있어서,메모리 읽기 연산(memory read operation)을 위한 레퍼런스 에지(reference edge)를 생성하는 에지 생성기(edge generator)를 더 포함하는, 메모리 장치.

제1항에 있어서,상기 TDC는,SAR TDC(successive approximation register time-to-digital converter)를 포함하는, 메모리 장치.