워드라인과 비트라인의 동작에 의해 n비트 데이터를 저장하는 메모리 셀을 포함하는 메모리 디바이스에 있어서,제1 반전 입력단이, 메모리 셀이 결합된 비트라인에 제1 일측단이 결합된 셀 모드 스위치의 제1 타측단에 결합되고, 제1 비반전 입력단이, 프리차지 전압 단자에 제2 일측단이 결합된 프리차지 스위치의 제2 타측단에 결합되며, 제1 출력단과 상기 제1 반전 입력단 사이에 피드백 스위치가 결합된 오피 앰프;제2 반전 입력단이 상기 프리차지 스위치의 상기 제2 타측단에 결합되며, 제2 비반전 입력단이, 상기 오피 앰프의 상기 제1 출력단에 제3 일측단이 결합된 샘플링 캐패시터의 제3 타측단에 결합되고, 제2 출력단을 가지는 비교기;상기 오피 앰프의 상기 제1 출력단과 상기 샘플링 캐패시터의 상기 제3 일측단 사이에 제4 일측단이 결합되며, 제4 타측단이 플립 전압 단자에 결합된 플립 스위치;상기 샘플링 캐패시터의 상기 제3 타측단과 상기 비교기의 상기 제2 비반전 입력단 사이에 제5 일측단이 결합되며, 제5 타측단이 최소 레벨 전압 - 상기 최소 레벨 전압은 n비트 데이터를 구분하는 제1 레벨 전압 내지 제2^n 레벨 전압에서의 제1 레벨 전압이며, 상기 n은 1 이상의 정수임 - 을 제공하는 최소 레벨 전압 단자에 결합된 샘플링 스위치;(i) 상기 프리차지 스위치의 상기 제2 타측단과 상기 비교기의 상기 제2 반전 입력단 사이에 제1_1 일측단이 결합된 제1 캐패시터, 상기 제1 캐패시터의 제1_1 타측단에 제1_2 일측단이 결합되며 제1_2 타측단이 상기 프리차지 전압 단자에 결합된 제1 공통 스위치, 상기 제1 캐패시터의 상기 제1_1 타측단에 제1_3 일측단이 결합되며 제1_3 타측단이 최대 레벨 전압 - 상기 최대 레벨 전압은 상기 제2^n 레벨 전압임 - 을 제공하는 최대 레벨 전압 단자에 결합된 제1 포지티브 스위치, 및 상기 제1 캐패시터의 상기 제1_1 타측단에 제1_4 일측단이 결합되며 제1_4 타측단이 상기 최소 레벨 전압 단자에 결합된 제1 네거티브 스위치를 포함하는 제1 전압 생성부 내지 (ii) 상기 프리차지 스위치의 상기 제2 타측단과 상기 비교기의 상기 제2 반전 입력단 사이에 제n_1 일측단이 결합된 제n 캐패시터, 상기 제n 캐패시터의 제n_1 타측단에 제n_2 일측단이 결합되며 제n_2 타측단이 상기 프리차지 전압 단자에 결합된 제n 공통 스위치, 상기 제n 캐패시터의 상기 제n_1 타측단에 제n_3 일측단이 결합되며 제n_3 타측단이 상기 최대 레벨 전압 단자에 결합된 제n 포지티브 스위치, 및 상기 제n 캐패시터의 상기 제n_1 타측단에 제n_4 일측단이 결합되며 제n_4 타측단이 상기 최소 레벨 전압 단자에 결합된 제n 네거티브 스위치를 포함하는 제n 전압 생성부; 및상기 비교기의 상기 제2 출력단에서 출력되는 출력 디지털 데이터 또는 상기 메모리 셀에 상기 n비트 데이터를 라이트하기 위하여 입력되는 n비트 입력 디지털 데이터에 대응하여 상기 제1 전압 생성부 내지 상기 제n 전압 생성부를 제어하여 상기 출력 디지털 데이터 또는 상기 n비트 입력 디지털 데이터에 대응되는 아날로그 신호를 생성하도록 하는 스위치 제어부;를 포함하는 것을 특징으로 하는 메모리 디바이스.

제1항에 있어서,k 가 1 이상 n 이하의 정수일 때, 제k 캐패시터의 제k 캐패시턴스는 (상기 제1 캐패시터의 제1 캐패시턴스)/2^(k-1)인 것을 특징으로 하는 메모리 디바이스.

제1항에 있어서,상기 프리차지 스위치가 인에이블 상태를 유지하고, 상기 제1 공통 스위치 내지 상기 제n 공통 스위치가 인에이블된 상태를 유지하고 있는 상태에서, 프리차지 모드의 프리차지 클럭 주기의 제1 클럭 신호에 연동하여 상기 셀 모드 스위치와 상기 피드백 스위치가 인에이블되어 상기 비트라인이 프리차지 전압에 의해 프리차지되고, 상기 프리차지 클럭 주기의 제2 클럭 신호에 연동하여 상기 셀 모드 스위치와 상기 피드백 스위치가 디스에이블되는 것을 특징으로 하는 메모리 디바이스.

제3항에 있어서,상기 비트라인이 프리차지된 상태에서, 상기 메모리 셀에 상기 n비트 데이터를 저장하기 위한 라이트 모드에서,라이트 모드 클럭 주기의 제1 클럭 신호에 연동하여, 상기 프리차지 스위치가 디스에이블되고, 상기 셀 모드 스위치, 상기 피드백 스위치, 및 상기 메모리 셀이 인에이블되며, 입력되는 상기 n비트 입력 데이터에 대응한 상기 스위치 제어부에 의해, k 가 1 이상 n 이하의 정수일 때, 제k 전압 생성부의 제k 공통 스위치가 디스에이블되고, 제k 포지티브 스위치 및 제k 네거티브 스위치 중 어느 하나가 인에이블되어 상기 제1 캐패시터 내지 상기 제n 캐패시터에 의해 생성된 상기 n비트 입력 데이터에 대응되는 특정 레벨 전압이 상기 메모리 셀에 기록되도록 하며,상기 라이트 모드 클럭 주기의 제2 클럭 신호에 연동하여, 상기 프리차지 스위치가 인에이블되고, 상기 셀 모드 스위치, 상기 피드백 스위치, 및 상기 메모리 셀이 디스에이블되며, 상기 스위치 제어부에 의해 상기 제k 전압 생성부의 상기 제k 공통 스위치가 인에이블되고, 상기 제k 포지티브 스위치 및 상기 제k 네거티브 스위치 중 상기 라이트 모드 클럭 주기의 제1 클럭 신호 때 인에이블되었던 스위치가 디스에이블되는 것을 특징으로 하는 메모리 디바이스.

제3항에 있어서,상기 비트라인이 프리차지된 상태에서, 상기 메모리 셀에 기록된 상기 n비트 데이터인 1비트 데이터를 읽기 위한 리드 모드에서,(i) 제1 리드 모드 클럭 주기의 제1 클럭 신호에 연동하여 상기 메모리 셀이 인에이블되어 상기 비트라인이 상기 메모리 셀과 차지 셰어링되도록 하고, 상기 제1 리드 모드 클럭 주기의 제2 클럭 신호에 연동하여 상기 메모리 셀이 디스에이블되고, 상기 셀 모드 스위치와 상기 샘플링 스위치가 인에이블되어 상기 오피 앰프가 상기 제1 비반전 입력단을 통해 인가되는 상기 프리차지 전압과 상기 제1 반전 입력단을 통해 인가되는 메모리 셀에 기록된 특정 레벨 전압의 차이를 센싱한 출력 전압을 상기 제1 출력단을 통해 출력하도록 하며, (ii) 제2 리드 모드 클럭 주기의 제1 클럭 신호에 연동하여, 상기 셀 모드 스위치와 상기 샘플링 스위치가 디스에이블되고, 상기 플립 스위치가 인에이블되어 상기 오피 앰프의 상기 제1 출력단을 통해 출력되는 상기 출력 전압이 상기 특정 레벨 전압으로 플립되도록 하고, 상기 비교기가 인에이블되어 상기 제2 반전 입력단을 통해 인가되는 상기 프리차지 전압인 제1 기준 전압과 상기 제2 비반전 입력단을 통해 인가되는 상기 특정 레벨 전압을 비교한 상기 1비트 데이터를 출력하도록 하며, 상기 제2 리드 모드 클럭 주기의 제2 클럭 신호에 연동하여, 상기 프리차지 스위치, 상기 제1 전압 생성부의 상기 제1 공통 스위치, 상기 비교기, 및 상기 플립 스위치가 디스에이블되며, (iii) 제3 리드 모드 클럭 주기에 연동하여, 상기 비교기의 상기 제2 출력단에서 출력되는 상기 1비트 데이터에 대응한 상기 스위치 제어부에 의해 상기 제1 전압 생성부의 상기 제1 포지티브 스위치 및 상기 제1 네거티브 스위치 중 어느 하나가 인에이블되어 상기 제1 캐패시터에 의해 상기 특정 레벨 전압이 재생성되는 것을 특징으로 하는 메모리 디바이스.

제3항에 있어서,상기 비트라인이 프리차지된 상태에서, 상기 메모리 셀에 기록된 상기 n비트 데이터인 2비트 데이터를 읽기 위한 리드 모드에서,(i) 제1 리드 모드 클럭 주기의 제1 클럭 신호에 연동하여 상기 메모리 셀이 인에이블되어 상기 비트라인이 상기 메모리 셀과 차지 셰어링되도록 하고, 상기 제1 리드 모드 클럭 주기의 제2 클럭 신호에 연동하여 상기 메모리 셀이 디스에이블되고, 상기 셀 모드 스위치와 상기 샘플링 스위치가 인에이블되어 상기 오피 앰프가 상기 제1 비반전 입력단을 통해 인가되는 상기 프리차지 전압과 상기 제1 반전 입력단을 통해 인가되는 메모리 셀에 기록된 특정 레벨 전압의 차이를 센싱한 출력 전압을 상기 제1 출력단을 통해 출력하도록 하며, (ii) (ii_1) 제2 리드 모드 클럭 주기의 제1 클럭 신호에 연동하여, 상기 셀 모드 스위치와 상기 샘플링 스위치가 디스에이블되고, 상기 플립 스위치가 인에이블되어 상기 오피 앰프의 상기 제1 출력단을 통해 출력되는 상기 출력 전압이 상기 특정 레벨 전압으로 플립되도록 하고, 상기 비교기가 인에이블되어 상기 제2 반전 입력단을 통해 인가되는 상기 프리차지 전압인 제1 기준 전압과 상기 제2 비반전 입력단을 통해 인가되는 상기 특정 레벨 전압을 비교한 제1 순위 비트 데이터를 출력하도록 하며, 상기 제2 리드 모드 클럭 주기의 제2 클럭 신호에 연동하여, 상기 프리차지 스위치, 상기 제1 전압 생성부의 상기 제1 공통 스위치, 및, 상기 비교기가 디스에이블되며, (ii_2) 제3 리드 모드 클럭 주기의 제1 클럭 신호에 연동하여, 상기 비교기의 상기 제2 출력단에서 출력되는 상기 제1 순위 비트 데이터에 대응한 상기 스위치 제어부에 의해 상기 제1 전압 생성부의 상기 제1 포지티브 스위치 및 상기 제1 네거티브 스위치 중 어느 하나가 인에이블되어 상기 제1 캐패시터 및 제2 캐패시터에 의해 제2 기준 전압을 생성하도록 하며, 상기 비교기가 인에이블되어 상기 제2 반전 입력단을 통해 인가되는 상기 제2 기준 전압과 상기 제2 비반전 입력단을 통해 인가되는 상기 특정 레벨 전압을 비교한 제2 순위 비트 데이터가 상기 제2 출력단을 통해 출력되도록 하고, 상기 제3 리드 모드 클럭 주기의 제2 클럭 신호에 연동하여, 제2 전압 생성부의 제2 공통 스위치, 상기 비교기, 및 상기 플립 스위치가 디스에이블되며, (iii) 제4 리드 모드 클럭 주기에 연동하여, 상기 비교기의 상기 제2 출력단에서 출력되는 상기 제2 순위 비트 데이터에 대응한 상기 스위치 제어부에 의해 상기 제2 전압 생성부의 제2 포지티브 스위치 및 제2 네거티브 스위치 중 어느 하나가 인에이블되어 상기 제1 캐패시터 및 상기 제2 캐패시터에 의해 상기 특정 레벨 전압이 재생성되는 것을 특징으로 하는 메모리 디바이스.

제3항에 있어서,상기 비트라인이 프리차지된 상태에서, 상기 메모리 셀에 기록된 3비트 이상인 상기 n비트 데이터를 읽기 위한 리드 모드에서,(i) 제1 리드 모드 클럭 주기의 제1 클럭 신호에 연동하여 상기 메모리 셀이 인에이블되어 상기 비트라인이 상기 메모리 셀과 차지 셰어링되도록 하고, 상기 제1 리드 모드 클럭 주기의 제2 클럭 신호에 연동하여 상기 메모리 셀이 디스에이블되고, 상기 셀 모드 스위치와 상기 샘플링 스위치가 인에이블되어 상기 오피 앰프가 상기 제1 비반전 입력단을 통해 인가되는 상기 프리차지 전압과 상기 제1 반전 입력단을 통해 인가되는 메모리 셀에 기록된 특정 레벨 전압의 차이를 센싱한 출력 전압을 상기 제1 출력단을 통해 출력하도록 하며, (ii) (ii_1) 제2 리드 모드 클럭 주기의 제1 클럭 신호에 연동하여, 상기 셀 모드 스위치와 상기 샘플링 스위치가 디스에이블되고, 상기 플립 스위치가 인에이블되어 상기 오피 앰프의 상기 제1 출력단을 통해 출력되는 상기 출력 전압이 상기 특정 레벨 전압으로 플립되도록 하고, 상기 비교기가 인에이블되어 상기 제2 반전 입력단을 통해 인가되는 상기 프리차지 전압인 제1 기준 전압과 상기 제2 비반전 입력단을 통해 인가되는 상기 특정 레벨 전압을 비교한 제1 순위 비트 데이터를 출력하도록 하며, 상기 제2 리드 모드 클럭 주기의 제2 클럭 신호에 연동하여, 상기 프리차지 스위치, 상기 제1 전압 생성부의 상기 제1 공통 스위치, 및, 상기 비교기가 디스에이블되며, (ii_2) j가 2 이상 (n-1) 이하의 정수일 때, 제(j+1) 리드 모드 클럭 주기의 제1 클럭 신호에 연동하여, 상기 비교기의 상기 제2 출력단에서 출력되는 제(j-1) 순위 비트 데이터에 대응한 상기 스위치 제어부에 의해 제(j-1) 전압 생성부의 제(j-1) 포지티브 스위치 및 제(j-1) 네거티브 스위치 중 어느 하나가 인에이블되어 상기 제1 캐패시터 내지 제n 캐패시터에 의해 제j 기준 전압을 생성하도록 하며, 상기 비교기가 인에이블되어 상기 제2 반전 입력단을 통해 인가되는 상기 제j 기준 전압과 상기 제2 비반전 입력단을 통해 인가되는 상기 특정 레벨 전압을 비교한 제j 순위 비트 데이터가 상기 제2 출력단을 통해 출력되도록 하고, 상기 제(j+1) 리드 모드 클럭 주기의 제2 클럭 신호에 연동하여, 제j 전압 생성부의 제j 공통 스위치 및 상기 비교기가 디스에이블되며, (ii_3) 제(n+1) 리드 모드 클럭 주기의 제1 클럭 신호에 연동하여, 상기 비교기의 상기 제2 출력단에서 출력되는 제(n-1) 순위 비트 데이터에 대응한 상기 스위치 제어부에 의해 제(n-1) 전압 생성부의 제(n-1) 포지티브 스위치 및 제(n-1) 네거티브 스위치 중 어느 하나가 인에이블되어 상기 제1 캐패시터 내지 제n 캐패시터에 의해 제n 기준 전압을 생성하도록 하며, 상기 비교기가 인에이블되어 상기 제2 반전 입력단을 통해 인가되는 상기 제n 기준 전압과 상기 제2 비반전 입력단을 통해 인가되는 상기 특정 레벨 전압을 비교한 제n 순위 비트 데이터가 상기 제2 출력단을 통해 출력되도록 하고, 상기 제(n+1) 리드 모드 클럭 주기의 제2 클럭 신호에 연동하여, 상기 제n 전압 생성부의 제n 공통 스위치, 상기 비교기, 및 상기 플립 스위치가 디스에이블되며, (iii) 제(n+2) 리드 모드 클럭 주기에 연동하여, 상기 비교기의 상기 제2 출력단에서 출력되는 상기 제n 순위 비트 데이터에 대응한 상기 스위치 제어부에 의해 상기 제n 전압 생성부의 상기 제n 포지티브 스위치 및 상기 제n 네거티브 스위치 중 어느 하나가 인에이블되어 상기 제1 캐패시터 내지 상기 제n 캐패시터에 의해 상기 특정 레벨 전압이 재생성되는 것을 특징으로 하는 메모리 디바이스.

제5항 내지 제7항 중 어느 한 항에 있어서,상기 제1 캐패시터 내지 상기 제n 캐패시터에 의해 상기 특정 레벨 전압이 재생성된 상태에서, 상기 메모리 셀의 리프레시 모드에서,리프레시 모드 클럭 주기의 제1 클럭 신호에 대응하여, 상기 메모리 셀, 상기 셀 모드 스위치, 및 상기 피드백 스위치가 인에이블되어 상기 제1 캐패시터 내지 상기 제n 캐패시터에 의해 재생성된 상기 특정 레벨 전압이 상기 메모리 셀에 기록되도록 하며, 상기 리프레시 모드 클럭 주기의 제2 클럭 신호에 연동하여, k 가 1 이상 n 이하인 정수일때, 제k 전압 생성부의 제k 포지티브 스위치 및 제k 네거티브 스위치 중 상기 리프레시 모드 클럭 주기의 제1 클럭 신호 때 인에이블된 상태를 유지한 스위치, 상기 메모리 셀, 상기 셀 모드 스위치, 및 상기 피드백 스위치가 디스에이블되며, 상기 프리차지 스위치 및 상기 제k 전압 생성부의 제k 공통 스위치가 인에이블되는 것을 특징으로 하는 메모리 디바이스.

제8항에 있어서,상기 메모리 셀은, 상기 제1 리드 모드 클럭 주기의 제1 클럭 신호에 연동하여 인에이블되어 인에이블된 상태를 유지하며, 상기 리프레시 모드 클럭 주기의 제2 클럭 신호에 연동하여 디스에이블되는 것을 특징으로 하는 메모리 디바이스.

워드라인과 비트라인의 동작에 의해 n비트 데이터를 저장하는 메모리 셀을 포함하는 메모리 디바이스에 있어서,제1 반전 입력단이, 메모리 셀이 결합된 비트라인에 제1 일측단이 결합된 셀 모드 스위치의 제1 타측단에 결합되고, 제1 비반전 입력단이, 프리차지 전압 단자에 제2 일측단이 결합된 프리차지 스위치의 제2 타측단에 결합되며, 제1 출력단과 상기 제1 반전 입력단 사이에 피드백 캐패시터와 피드백 스위치가 병렬로 결합된 오피 앰프;제2 반전 입력단이 상기 프리차지 스위치의 상기 제2 타측단에 결합되며, 제2 비반전 입력단이, 상기 오피 앰프의 상기 제1 출력단에 제3 일측단이 결합된 샘플링 캐패시터의 제3 타측단에 결합되고, 제2 출력단을 가지는 비교기;상기 오피 앰프의 상기 제1 출력단과 상기 샘플링 캐패시터의 상기 제3 일측단 사이에 제4 일측단이 결합되며, 제4 타측단이 플림 전압 단자에 결합된 플립 스위치;상기 샘플링 캐패시터의 상기 제3 타측단과 상기 비교기의 상기 제2 비반전 입력단 사이에 제5 일측단이 결합되며, 제5 타측단이 최소 레벨 전압 - 상기 최소 레벨 전압은 n비트 데이터를 구분하는 제1 레벨 전압 내지 제2^n 레벨 전압에서의 제1 레벨 전압이며, 상기 n은 1 이상의 정수임 - 을 제공하는 최소 레벨 전압 단자에 결합된 샘플링 스위치;(i) 상기 프리차지 스위치의 상기 제2 타측단과 상기 비교기의 상기 제2 반전 입력단 사이에 제1_1 일측단이 결합된 제1 캐패시터, 상기 제1 캐패시터의 제1_1 타측단에 제1_2 일측단이 결합되며 제1_2 타측단이 상기 프리차지 전압 단자에 결합된 제1 공통 스위치, 상기 제1 캐패시터의 상기 제1_1 타측단에 제1_3 일측단이 결합되며 제1_3 타측단이 최대 레벨 전압 - 상기 최대 레벨 전압은 상기 제2^n 레벨 전압임 - 을 제공하는 최대 레벨 전압 단자에 결합된 제1 포지티브 스위치, 및 상기 제1 캐패시터의 상기 제1_1 타측단에 제1_4 일측단이 결합되며 제1_4 타측단이 상기 최소 레벨 전압 단자에 결합된 제1 네거티브 스위치를 포함하는 제1 전압 생성부 내지 (ii) 상기 프리차지 스위치의 상기 제2 타측단과 상기 비교기의 상기 제2 반전 입력단 사이에 제n_1 일측단이 결합된 제n 캐패시터, 상기 제n 캐패시터의 제n_1 타측단에 제n_2 일측단이 결합되며 제n_2 타측단이 상기 프리차지 전압 단자에 결합된 제n 공통 스위치, 상기 제n 캐패시터의 상기 제n_1 타측단에 제n_3 일측단이 결합되며 제n_3 타측단이 상기 최대 레벨 전압 단자에 결합된 제n 포지티브 스위치, 및 상기 제n 캐패시터의 상기 제n_1 타측단에 제n_4 일측단이 결합되며 제n_4 타측단이 상기 최소 레벨 전압 단자에 결합된 제n 네거티브 스위치를 포함하는 제n 전압 생성부; 및상기 비교기의 제2 출력단에서 출력되는 출력 디지털 데이터 또는 상기 메모리 셀에 n비트 데이터를 라이트하기 위하여 입력되는 n비트 입력 디지털 데이터에 대응하여 상기 제1 전압 생성부 내지 상기 제n 전압 생성부를 제어하여 상기 출력 디지털 데이터 또는 상기 n비트 입력 디지털 데이터에 대응되는 아날로그 신호를 생성하도록 하는 스위치 제어부;를 포함하는 것을 특징으로 하는 메모리 디바이스.

제10항에 있어서,k가 1 이상 n 이하의 정수일 때, 제k 캐패시터의 제k 캐패시턴스는 (상기 제1 캐패시터의 제1 캐패시턴스)/2^(k-1)인 것을 특징으로 하는 메모리 디바이스.

제10항에 있어서,상기 프리차지 스위치가 인에이블 상태를 유지하고, 상기 제1 공통 스위치 내지 상기 제n 공통 스위치가 인에이블된 상태를 유지하고 있는 상태에서, 프리차지 모드의 프리차지 클럭 주기의 제1 클럭 신호에 연동하여 상기 셀 모드 스위치와 상기 피드백 스위치가 인에이블되어 상기 비트라인이 프리차지 전압에 의해 프리차지되고, 상기 프리차지 클럭 주기의 제2 클럭 신호에 연동하여 상기 셀 모드 스위치와 상기 피드백 스위치가 디스에이블되는 것을 특징으로 하는 메모리 디바이스.

제12항에 있어서,상기 비트라인이 프리차지된 상태에서, 상기 메모리 셀에 상기 n비트 데이터를 저장하기 위한 라이트 모드에서,라이트 모드 클럭 주기의 제1 클럭 신호에 연동하여, 상기 프리차지 스위치가 디스에이블되고, 상기 셀 모드 스위치, 상기 피드백 스위치, 및 상기 메모리 셀이 인에이블되며, 입력되는 상기 n비트 입력 데이터에 대응한 상기 스위치 제어부에 의해, k가 1 이상 n 이하의 정수일 때, 제k 전압 생성부의 제k 공통 스위치가 디스에이블되고, 제k 포지티브 스위치 및 제k 네거티브 스위치 중 어느 하나가 인에이블되어 상기 제1 캐패시터 내지 상기 제n 캐패시터에 의해 생성된 상기 n비트 입력 데이터에 대응되는 특정 레벨 전압이 상기 메모리 셀에 기록되도록 하며,상기 라이트 모드 클럭 주기의 제2 클럭 신호에 연동하여, 상기 프리차지 스위치가 인에이블되고, 상기 셀 모드 스위치, 상기 피드백 스위치, 및 상기 메모리 셀이 디스에이블되며, 상기 스위치 제어부에 의해 상기 제k 전압 생성부의 상기 제k 공통 스위치가 인에이블되고, 상기 제k 포지티브 스위치 및 상기 제k 네거티브 스위치 중 상기 라이트 모드 클럭 주기의 제1 클럭 신호 때 인에이블되었던 스위치가 디스에이블되는 것을 특징으로 하는 메모리 디바이스.

제12항에 있어서,상기 비트라인이 프리차지된 상태에서, 상기 메모리 셀에 기록된 상기 n비트 데이터인 1비트 데이터를 읽기 위한 리드 모드에서,(i) 제1 리드 모드 클럭 주기의 제1 클럭 신호 및 제2 클럭 신호에 연동하여, 상기 메모리 셀, 상기 셀 모드 스위치, 및 상기 샘플링 스위치가 인에이블되어 상기 오피 앰프가 상기 피드백 캐패시터를 통한 캐패시티브 피드백을 통해 상기 메모리 셀에 저장된 특정 레벨 전압을 센싱한 출력 전압을 상기 제1 출력단을 통해 출력하도록 하며, (ii) 제2 리드 모드 클럭 주기의 제1 클럭 신호에 연동하여, 상기 메모리 셀, 상기 셀 모드 스위치, 및 상기 샘플링 스위치가 디스에이블되고, 상기 플립 스위치가 인에이블되어 상기 오피 앰프의 상기 제1 출력단을 통해 출력되는 상기 출력 전압이 상기 특정 레벨 전압으로 플립되도록 하고, 상기 비교기가 인에이블되어 상기 제2 반전 입력단을 통해 인가되는 상기 프리차지 전압인 제1 기준 전압과 상기 제2 비반전 입력단을 통해 인가되는 상기 특정 레벨 전압을 비교한 상기 1비트 데이터를 출력하도록 하며, 상기 제2 리드 모드 클럭 주기의 제2 클럭 신호에 연동하여, 상기 프리차지 스위치, 상기 제1 전압 생성부의 상기 제1 공통 스위치, 상기 비교기, 및 상기 플립 스위치가 디스에이블되며, (iii) 제3 리드 모드 클럭 주기에 연동하여, 상기 비교기의 상기 제2 출력단에서 출력되는 상기 1비트 데이터에 대응한 상기 스위치 제어부에 의해 상기 제1 전압 생성부의 상기 제1 포지티브 스위치 및 상기 제1 네거티브 스위치 중 어느 하나가 인에이블되어 상기 제1 캐패시터에 의해 상기 특정 레벨 전압이 재생성되는 것을 특징으로 하는 메모리 디바이스.

제12항에 있어서,상기 비트라인이 프리차지된 상태에서, 상기 메모리 셀에 기록된 상기 n비트 데이터인 2비트 데이터를 읽기 위한 리드 모드에서,(i) 제1 리드 모드 클럭 주기의 제1 클럭 신호 및 제2 클럭 신호에 연동하여, 상기 메모리 셀, 상기 셀 모드 스위치, 및 상기 샘플링 스위치가 인에이블되어 상기 오피 앰프가 상기 피드백 캐패시터를 통한 캐패시티브 피드백을 통해 상기 메모리 셀에 저장된 특정 레벨 전압을 센싱한 출력 전압을 상기 제1 출력단을 통해 출력하도록 하며, (ii) (ii_1) 제2 리드 모드 클럭 주기의 제1 클럭 신호에 연동하여, 상기 메모리 셀, 상기 셀 모드 스위치, 및 상기 샘플링 스위치가 디스에이블되고, 상기 플립 스위치가 인에이블되어 상기 오피 앰프의 상기 제1 출력단을 통해 출력되는 상기 출력 전압이 상기 특정 레벨 전압으로 플립되도록 하고, 상기 비교기가 인에이블되어 상기 제2 반전 입력단을 통해 인가되는 상기 프리차지 전압인 제1 기준 전압과 상기 제2 비반전 입력단을 통해 인가되는 상기 특정 레벨 전압을 비교한 제1 순위 비트 데이터를 출력하도록 하며, 상기 제2 리드 모드 클럭 주기의 제2 클럭 신호에 연동하여, 상기 프리차지 스위치, 상기 제1 전압 생성부의 상기 제1 공통 스위치, 및, 상기 비교기가 디스에이블되며, (ii_2) 제3 리드 모드 클럭 주기의 제1 클럭 신호에 연동하여, 상기 비교기의 상기 제2 출력단에서 출력되는 상기 제1 순위 비트 데이터에 대응한 상기 스위치 제어부에 의해 상기 제1 전압 생성부의 상기 제1 포지티브 스위치 및 상기 제1 네거티브 스위치 중 어느 하나가 인에이블되어 상기 제1 캐패시터 및 제2 캐패시터에 의해 제2 기준 전압을 생성하도록 하며, 상기 비교기가 인에이블되어 상기 제2 반전 입력단을 통해 인가되는 상기 제2 기준 전압과 상기 제2 비반전 입력단을 통해 인가되는 상기 특정 레벨 전압을 비교한 제2 순위 비트 데이터가 상기 제2 출력단을 통해 출력되도록 하고, 상기 제3 리드 모드 클럭 주기의 제2 클럭 신호에 연동하여, 제2 전압 생성부의 제2 공통 스위치, 상기 비교기, 및 상기 플립 스위치가 디스에이블되며, (iii) 제4 리드 모드 클럭 주기에 연동하여, 상기 비교기의 상기 제2 출력단에서 출력되는 상기 제2 순위 비트 데이터에 대응한 상기 스위치 제어부에 의해 상기 제2 전압 생성부의 제2 포지티브 스위치 및 제2 네거티브 스위치 중 어느 하나가 인에이블되어 상기 제1 캐패시터 및 상기 제2 캐패시터에 의해 상기 특정 레벨 전압이 재생성되는 것을 특징으로 하는 메모리 디바이스.

제12항에 있어서,상기 비트라인이 프리차지된 상태에서, 상기 메모리 셀에 기록된 3비트 이상인 상기 n비트 데이터를 읽기 위한 리드 모드에서,(i) 제1 리드 모드 클럭 주기의 제1 클럭 신호 및 제2 클럭 신호에 연동하여, 상기 메모리 셀, 상기 셀 모드 스위치, 및 상기 샘플링 스위치가 인에이블되어 상기 오피 앰프가 상기 피드백 캐패시터를 통한 캐패시티브 피드백을 통해 상기 메모리 셀에 저장된 특정 레벨 전압을 센싱한 출력 전압을 상기 제1 출력단을 통해 출력하도록 하며, (ii) (ii_1) 제2 리드 모드 클럭 주기의 제1 클럭 신호에 연동하여, 상기 메모리 셀, 상기 셀 모드 스위치, 및 상기 샘플링 스위치가 디스에이블되고, 상기 플립 스위치가 인에이블되어 상기 오피 앰프의 상기 제1 출력단을 통해 출력되는 상기 출력 전압이 상기 특정 레벨 전압으로 플립되도록 하고, 상기 비교기가 인에이블되어 상기 제2 반전 입력단을 통해 인가되는 상기 프리차지 전압인 제1 기준 전압과 상기 제2 비반전 입력단을 통해 인가되는 상기 특정 레벨 전압을 비교한 제1 순위 비트 데이터를 출력하도록 하며, 상기 제2 리드 모드 클럭 주기의 제2 클럭 신호에 연동하여, 상기 프리차지 스위치, 상기 제1 전압 생성부의 상기 제1 공통 스위치, 및, 상기 비교기가 디스에이블되며, (ii_2) j가 2 이상 (n-1) 이하의 정수일 때, 제(j+1) 리드 모드 클럭 주기의 제1 클럭 신호에 연동하여, 상기 비교기의 상기 제2 출력단에서 출력되는 제(j-1) 순위 비트 데이터에 대응한 상기 스위치 제어부에 의해 제(j-1) 전압 생성부의 제(j-1) 포지티브 스위치 및 제(j-1) 네거티브 스위치 중 어느 하나가 인에이블되어 상기 제1 캐패시터 내지 제n 캐패시터에 의해 제j 기준 전압을 생성하도록 하며, 상기 비교기가 인에이블되어 상기 제2 반전 입력단을 통해 인가되는 상기 제j 기준 전압과 상기 제2 비반전 입력단을 통해 인가되는 상기 특정 레벨 전압을 비교한 제j 순위 비트 데이터가 상기 제2 출력단을 통해 출력되도록 하고, 상기 제(j+1) 리드 모드 클럭 주기의 제2 클럭 신호에 연동하여, 제j 전압 생성부의 제j 공통 스위치 및 상기 비교기가 디스에이블되며, (ii_3) 제(n+1) 리드 모드 클럭 주기의 제1 클럭 신호에 연동하여, 상기 비교기의 상기 제2 출력단에서 출력되는 제(n-1) 순위 비트 데이터에 대응한 상기 스위치 제어부에 의해 제(n-1) 전압 생성부의 제(n-1) 포지티브 스위치 및 제(n-1) 네거티브 스위치 중 어느 하나가 인에이블되어 상기 제1 캐패시터 내지 제n 캐패시터에 의해 제n 기준 전압을 생성하도록 하며, 상기 비교기가 인에이블되어 상기 제2 반전 입력단을 통해 인가되는 상기 제n 기준 전압과 상기 제2 비반전 입력단을 통해 인가되는 상기 특정 레벨 전압을 비교한 제n 순위 비트 데이터가 상기 제2 출력단을 통해 출력되도록 하고, 상기 제(n+1) 리드 모드 클럭 주기의 제2 클럭 신호에 연동하여, 상기 제n 전압 생성부의 제n 공통 스위치, 상기 비교기, 및 상기 플립 스위치가 디스에이블되며, (iii) 제(n+2) 리드 모드 클럭 주기에 연동하여, 상기 비교기의 상기 제2 출력단에서 출력되는 상기 제n 순위 비트 데이터에 대응한 상기 스위치 제어부에 의해 상기 제n 전압 생성부의 상기 제n 포지티브 스위치 및 상기 제n 네거티브 스위치 중 어느 하나가 인에이블되어 상기 제1 캐패시터 내지 상기 제n 캐패시터에 의해 상기 특정 레벨 전압이 재생성되는 것을 특징으로 하는 메모리 디바이스.

제14항 내지 제16항 중 어느 한 항에 있어서,상기 제1 캐패시터 내지 상기 제n 캐패시터에 의해 상기 특정 레벨 전압이 재생성된 상태에서, 상기 메모리 셀의 리프레시 모드에서,리프레시 모드 클럭 주기의 제1 클럭 신호에 대응하여, 상기 메모리 셀, 상기 셀 모드 스위치, 및 상기 피드백 스위치가 인에이블되어 상기 제1 캐패시터 내지 상기 제n 캐패시터에 의해 재생성된 상기 특정 레벨 전압이 상기 메모리 셀에 기록되도록 하며, 상기 리프레시 모드 클럭 주기의 제2 클럭 신호에 연동하여, k 가 1 이상 n 이하인 정수일때, 제k 전압 생성부의 제k 포지티브 스위치 및 제k 네거티브 스위치 중 상기 리프레시 모드 클럭 주기의 제1 클럭 신호 때 인에이블된 상태를 유지한 스위치, 상기 메모리 셀, 상기 셀 모드 스위치, 및 상기 피드백 스위치가 디스에이블되며, 상기 프리차지 스위치 및 상기 제k 전압 생성부의 제k 공통 스위치가 인에이블되는 것을 특징으로 하는 메모리 디바이스.

제17항에 있어서,상기 메모리 셀은, 상기 제1 리드 모드 클럭 주기의 제1 클럭 신호에 연동하여 인에이블되어 인에이블된 상태를 유지하며, 상기 리프레시 모드 클럭 주기의 제2 클럭 신호에 연동하여 디스에이블되는 것을 특징으로 하는 메모리 디바이스.