제 1 항에 있어서,상기 제 2 잔류 전압은, 상기 제 1 잔류 전압에 기초하여 제 1 용량성 소자에 저장되는 에너지가 변함에 따라 생성되는 전자 회로.

제 1 항에 있어서,상기 제 1 잔류 전압은, 상기 아날로그 신호에 기초하여 제 2 용량성 소자에 저장되는 에너지가 변함에 따라 생성되는 전자 회로.

아날로그 신호를 제 1 디지털 신호로 변환하는 것과 관련되는 제 1 잔류 전압, 및 상기 제 1 잔류 전압에 기초하여 생성되는 제 2 잔류 전압을 출력하도록 구성되는 제 1 변환 회로;제 1 시간 구간 동안, 증폭 경로를 통해 상기 제 1 잔류 전압을 증폭하여 제 3 잔류 전압을 생성하고, 상기 제 1 시간 구간 이후의 제 2 시간 구간 동안, 상기 증폭 경로를 통해 상기 제 2 잔류 전압을 증폭하여 제 4 잔류 전압을 생성하도록 구성되는 증폭 회로; 및상기 제 3 잔류 전압 및 상기 제 4 잔류 전압에 기초하여 보간(interpolation) 동작을 수행하여, 상기 아날로그 신호와 관련되는 제 2 디지털 신호를 생성하도록 구성되는 제 2 변환 회로를 포함하는 전자 회로.

제 1 항에 있어서,상기 제 2 변환 회로는, 상기 제 3 잔류 전압에 기초하여 제 2 용량성 소자들에 에너지를 저장하고, 상기 제 4 잔류 전압에 기초하여 제 3 용량성 소자들에 에너지를 저장하도록 더 구성되는 전자 회로.

제 1 항에 있어서,상기 제 2 변환 회로는, 상기 제 3 잔류 전압 및 상기 제 4 잔류 전압에 기초하여 생성되는 전압의 대상 레벨들을 기준 레벨과 비교하도록 더 구성되는 전자 회로.

제 5 항에 있어서,상기 제 2 디지털 신호는, 상기 대상 레벨들을 상기 기준 레벨과 비교하여 얻어지는 비교 결과들을 수집하여 얻어지는 데이터를 나타내는 전자 회로.

제 1 항에 있어서,상기 제 1 디지털 신호 및 상기 제 2 디지털 신호에 기초하여, 상기 아날로그 신호에 대응하는 제 3 디지털 신호를 생성하도록 구성되는 에러 정정 회로를 더 포함하는 전자 회로.

제 7 항에 있어서,상기 에러 정정 회로는, 상기 제 1 디지털 신호에 기초하여 상기 제 2 디지털 신호를 정정하도록 더 구성되는 전자 회로.

아날로그 신호를 제 1 디지털 신호로 변환하는 것과 관련되는 제 1 잔류 전압을 출력하고, 상기 제 1 잔류 전압에 기초하여 제 1 용량성 소자에 저장되는 에너지가 변함에 따라 생성되는 제 2 잔류 전압을 출력하도록 구성되는 제 1 변환 회로; 및제 3 잔류 전압 및 제 4 잔류 전압에 기초하여 보간 동작을 수행하여, 상기 아날로그 신호와 관련되는 제 2 디지털 신호를 출력하도록 구성되는 제 2 변환 회로를 포함하되,상기 제 3 잔류 전압 및 상기 제 4 잔류 전압은 하나의 증폭 경로를 통해 상기 제 1 잔류 전압 및 상기 제 2 잔류 전압을 각각 증폭하여 얻어지는 전자 회로.

제 9 항에 있어서,상기 제 1 잔류 전압의 크기는 상기 제 2 디지털 신호의 데이터 값과 관련되고, 상기 제 1 잔류 전압의 상기 크기와 상기 제 2 잔류 전압의 크기의 합은 상기 제 1 디지털 신호의 최하위 비트와 관련되는 전자 회로.

제 9 항에 있어서,상기 제 1 잔류 전압은, 상기 아날로그 신호에 기초하여 제 2 용량성 소자에 저장되는 에너지가 변함에 따라 생성되는 전자 회로.

제 11 항에 있어서,상기 제 1 용량성 소자에 저장되는 상기 에너지의 크기는, 상기 제 2 용량성 소자에 저장되는 상기 에너지에 기초하여 생성되는 전압의 레벨과 기준 레벨 사이의 비교에 기초하여 결정되는 전자 회로.

제 9 항에 있어서,상기 제 1 변환 회로는, 제 1 시간 구간 동안 상기 제 1 잔류 전압을 출력하고, 상기 제 1 시간 구간 이후의 제 2 시간 구간 동안 상기 제 2 잔류 전압을 출력하도록 더 구성되는 전자 회로.

제 9 항에 있어서,상기 보간 동작은 바이너리 서치(binary search) 로직과 관련되는 동작을 포함하는 전자 회로.

아날로그 신호를 디지털 신호의 제 1 비트들로 변환함에 따라 생성되는 제 1 잔류 전압, 및 상기 제 1 잔류 전압에 기초하여 생성되는 제 2 잔류 전압을 출력하도록 구성되는 제 1 변환 회로;증폭 경로를 통해 상기 제 1 잔류 전압을 증폭하여 제 3 잔류 전압을 생성하고, 상기 증폭 경로를 통해 상기 제 2 잔류 전압을 증폭하여 제 4 잔류 전압을 생성하도록 구성되는 증폭 회로; 및상기 제 3 잔류 전압에 기초하여 제 1 용량성 소자들에 저장되는 에너지, 및 상기 제 4 잔류 전압에 기초하여 제 2 용량성 소자들에 저장되는 에너지에 기초하여, 상기 디지털 신호의 제 2 비트들을 생성하도록 구성되는 제 2 변환 회로를 포함하는 전자 회로.

제 15 항에 있어서,상기 제 2 변환 회로는, 상기 제 1 용량성 소자들에 저장되는 상기 에너지 및 상기 제 2 용량성 소자들에 저장되는 상기 에너지에 기초하여 생성되는 대상 전압의 제 1 대상 레벨과 기준 레벨 사이의 비교에 기초하여 상기 디지털 신호의 상기 제 2 비트들을 생성하도록 더 구성되는 전자 회로.

제 16 항에 있어서,상기 제 2 변환 회로는, 상기 제 1 대상 레벨이 상기 기준 레벨 보다 작은 경우, 상기 대상 전압의 제 2 대상 레벨과 상기 기준 레벨에 대한 비교에 더 기초하여 상기 디지털 신호의 상기 제 2 비트들을 생성하도록 더 구성되되,상기 제 2 대상 레벨은 상기 제 1 대상 레벨 보다 작은 전자 회로.

제 17 항에 있어서,상기 제 2 변환 회로는, 상기 제 1 대상 레벨이 상기 기준 레벨 보다 큰 경우, 상기 대상 전압의 제 3 대상 레벨과 기준 레벨에 대한 비교에 더 기초하여 상기 디지털 신호의 상기 제 2 비트들을 생성하도록 더 구성되되,상기 제 3 대상 레벨은 상기 제 1 대상 레벨 보다 큰 전자 회로.

제 18 항에 있어서,상기 제 1 대상 레벨, 상기 제 2 대상 레벨, 및 상기 제 3 대상 레벨은 바이너리 서치 로직에 기초하여 결정되는 전자 회로.

제 15 항에 있어서,상기 제 1 용량성 소자의 소자 값과 상기 제 2 용량성 소자의 소자 값 사이의 비율은 바이너리 서치 로직에 기초하여 결정되는 전자 회로.