뉴럴넷 및 머신러닝에 적합한 맞춤형 heterogeneous SoC 구현에 대한 연구

본 과제는 머신러닝/딥러닝 추론에 최적화된 맞춤형 H/W-S/W 통합 SoC/NoC, 특히 뉴럴넷용 전용 프로세서·하드웨어 가속기·맞춤형 메모리·on-chip network(OCN)를 설계하는 연구임. 연구목표는 dataflow에 맞춰 재구성 가능한 아키텍처의 가속기를 구현하고 S/W 최적화 기법·설계공간 탐색을 수행해 heterogeneous SoC를 완성하는 데 있음. 핵심 연구내용은 pre-RTL cycle-accurate 통합 시뮬레이터 및 customized ISA/ASIP, S/W-H/W controlled cache·pipelined DMA, 뉴럴넷/머신러닝용 온칩 인터커넥트, dual-core/multicore 확장, domain-specific inference accelerator의 tiling·data reuse·dataflow·zero 처리/압축 기법 적용임. 기대효과는 다양한 산업의 AI 응용에 소형·저전력 성능을 제공하고 관련 인재를 양성하는 파급효과로 나타남.