프로젝트 소개
본 과제는 기존 CMOS 공정으로 구현 가능한 플로팅게이트 결합 트랜지스터(FGFET) 기반 비휘발성 로직 소자와 회로, 아키텍처를 개발하는 연구임.
연구 목표는 소자 수평 폭 50 nm 이하, 스위칭 시간 10 ns 미만, 1초 이상의 비휘발성, Ion/Ioff 10^8 이상 특성 확보와 compact model 개발에 있음. 핵심 연구 내용은 VFET 구조 제조, PIP 및 Poly TFT 유전막 신뢰성 연구, TCAD 기반 물리 모델 보정, NAND/NOR 및 D flip-flop SPICE simulation, 최적 아키텍처 설계 수행임. 기대 효과는 로직 면적 50% 이상 감소, 전력 15% 이상 감소, 지연 15% 이상 감소와 신뢰성·공정 산포 문제 개선, 차세대 인-메모리 융합 소자기술 선도 가능성 확보임.