프로젝트 소개
본 과제는 초미세 CMOS 공정에서 저전압·저전력으로 동작하는 SoC용 선형 하이브리드 디지털 주파수 합성기를 개발하는 연구임.
연구 목표는 기존 비선형 특성 제거와 세계 최고 성능을 위한 새로운 아키텍쳐 및 핵심 회로 기술 개발, Digital PLL을 클럭 발생기와 온도센서 등에 적용하는 데 있음. 핵심 연구 내용은 MGC-PFD 기반 Digital PLL 구조, Range Detector·Fractional 비트 제어, Multiple Gain Controlled PFD·Lock Detector로 Lock-Time·지터·위상잡음 개선, High PSRR Digitally Contorlled Oscillator의 초소형 저전력 설계, 디지털 온도센서 회로 적용임. 기대 효과는 세계 최초·최고 성능의 구조 확보, 논문·특허·제품화로 기술 우위 선점, 자동화 설계로 검증시간 단축 및 Human Error 감소, 모바일 SoC 경쟁력 및 가격 경쟁력 확보임