프로젝트 소개
본 과제는 기존 CMOS 공정으로 구현 가능한 플로팅게이트 결합 트랜지스터(Floating gate coupled FET, FGFET)를 이용해 로직 회로 면적을 줄이고 비휘발성 로직을 구현하기 위한 소자·회로·아키텍처 개발 연구임.
연구 목표는 수평 폭 50 nm 이하 소자, 스위칭 시간 10 ns 미만, 1초 이상의 비휘발성, Ion/Ioff 10^8 이상 수직트랜지스터 기술 확보와 compact model 개발, 인버터 수준의 NAND/NOR 및 D flip-flop 구현에 있음. 핵심 내용은 VFET 소자 제조 공정 설계, TCAD 기반 물리 모델 및 calibration, compact modeling, 단위회로 시뮬레이션과 최적 아키텍처 설계임. 기대 효과는 면적 50% 이상 감소, 전력·지연 15% 이상 감소와 신뢰성 향상, 차세대 인-메모리 융합 소자기술 선도 기반 마련임.