패턴 기반의 클럭 및 데이터 복원 회로를 이용하는 PAM-4 수신기

TRL 4
2025 등록

이 특허는 고속 데이터 신호가 전송선로를 지나며 약해진 부분을 보정한 뒤, 4단계 전압 신호(PAM-4)에서 데이터와 동기화용 클럭을 복원하는 반도체 수신 회로입니다. 비교 회로와 샘플링 위상을 줄이고 신호 패턴을 활용해 클럭을 조절함으로써, 같은 전송속도를 유지하면서 회로 전력 부담을 낮추도록 설계한 특허입니다.

특허 개요

본 특허는 채널 손실로 왜곡된 고속 신호에서 데이터와 타이밍을 되찾는 PAM-4 수신기입니다. CTLE(연속시간 선형 등화기)와 VGA(가변 이득 증폭기)로 차동 PAM-4 신호를 보정한 뒤, CK0·CK90·CK180·CK270의 4개 위상 비교기가 VH·VL·VHM·VLM 참고전압과 신호를 비교합니다. 이어 VHM·VLM 경로의 전류량 차이를 이용하는 시간 기반 해독기가 중간 레벨을 판별하고, 연속 3개 타이밍의 상승·하강 패턴을 다수결로 판단하는 패턴 기반 CDR이 DCO 클럭을 조정합니다.

  • 핵심 기능

AFE의 CTLE가 채널 손실로 감쇠된 고주파 성분을 보정하고 VGA가 출력 이득을 조절해 비교부에 PAM-4 차동 신호를 제공합니다. 4개 위상 비교와 시간 기반 해독으로 데이터를 복원하고, 연속 3개 타이밍의 패턴 투표 결과에 따라 DCO의 클럭 타이밍을 조절합니다.

  • 차별 강점

종래 PAM-4 CDR은 데이터·클럭 복원을 위해 5개 참고전압 비교기와 8개 위상 샘플링을 사용해 전력소모 및 위상 미스매치·지터 부담이 있었습니다. 본 특허는 4개 비교기와 4개 위상 샘플링으로 구성을 단순화하고, 중간 레벨의 시간 기반 판별 및 3타이밍 패턴 투표를 결합해 데이터와 클럭을 복원하는 점이 차별점입니다.

  • 활용 범위

기술·연구 측면에서는 PAM-4 SerDes, 고속 메모리 인터페이스, 반도체 인터커넥트, 고속 유선 통신 수신기 설계에 활용 가능하며, 채널 손실 보상과 CDR 회로 최적화 연구로 확장할 수 있습니다. 사업 측면에서는 HBM 등 고속 메모리 I/O, 데이터센터·서버 I/O 링크, 디스플레이 인터페이스, 고속 통신 SoC용 수신 IP와 링크 통합 설계로 확장할 수 있습니다.

연구 개발 단계

TRL 1
기초 원리
TRL 2
개념 정립
TRL 3
개념 검증
TRL 4
실험실 검증
TRL 5
유사 환경
TRL 6
시제품
TRL 7
실증
TRL 8
인증완료
TRL 9
사업화
TRL4회로 동작 원리와 예시 전압·패턴을 명세서 수준에서 제시한 단계입니다.
현재 검증 내용

CTLE·VGA 기반 AFE, 4위상 비교부, 시간 기반 해독기, NAND 기반 데이터 복원부 및 패턴 투표 기반 클럭 복원부의 회로 구성을 제시했습니다. 비교기 수와 샘플링 위상 축소에 따른 구조적 효과 및 중간 레벨 판별·클럭 조정 원리는 설명됐으나, 실제 칩의 데이터레이트·전력·BER·지터 성능은 기재되지 않았습니다.

검증 환경

- 수신 신호: -3V·-1V·+1V·+3V의 4레벨 PAM-4 차동 신호
- 비교 기준: VH·VL·VHM·VLM의 4개 참고전압 비교 구조

- 클럭 조건: 0도·90도·180도·270도의 4개 위상 및 연속 3개 타이밍 패턴 투표

현재 성과

성능·효과
비교기 수 및 샘플링 위상 축소 기반 전력 부담 저감

4개 비교기와 4개 위상 샘플링으로 PAM-4 데이터와 클럭을 복원하도록 구성했습니다. 기존 시스템과 동일한 전송속도를 유지하면서 더 적은 전력을 사용할 수 있다는 효과가 제시됐으며, 실데이터 전력 절감량과 전송 성능은 PoC에서 확인이 필요합니다.

검증·신뢰
시간 기반 중간 레벨 판별과 3타이밍 패턴 투표

VHM·VLM 비교 경로의 전류량 차이로 01·10 중간 레벨을 판별하고, 연속 3개 타이밍의 상승·하강 패턴에서 early·late 신호를 생성해 과반수로 클럭을 조정하는 회로 동작을 제시했습니다. 실제 칩 환경의 BER, 지터, 공정 변동 및 채널 조건별 검증 결과는 기재되지 않았습니다.

차별성·독창성
4개 비교기·4개 위상 기반의 패턴 CDR 구조

종래 PAM-4 CDR은 5개 참고전압 비교기와 8개 위상 샘플링을 사용합니다. 본 특허는 4개 참고전압 비교기, 시간 기반 해독기 및 연속 3타이밍 패턴 투표를 결합해 비교기와 샘플링 위상을 축소한 구조에 차별성이 있습니다.

상용화까지 남은 부분

1

실제 칩 구현 환경에서 데이터레이트, 전력소모, BER 및 지터 성능 검증

2

공정 변동과 채널 손실 조건별 수신 성능 및 클럭 복원 안정성 검증

3

실리콘 검증과 장기 신뢰성 평가

기술 이전 형태·도입 과정

기술양도
전용실시권
통상실시권
공동 과제 수행
기술지도·자문

도입은 이렇게 진행됩니다.

1

검토 미팅

귀사 상황·데이터 구조 기준으로 적합성을 논의합니다. 자료 검토만으로 끝나도 됩니다.

2

PoC 공동 검증

연구팀 동행 하에 귀사 데이터 기준 재학습·성능을 확인합니다.

3

라이센싱 계약

PoC 결과를 기반으로 희망 형태(실시권·공동연구 등)를 협의합니다.

4

기술지도·후속

도입 초기 기술지도, 필요 시 후속 공동연구·정부과제 연계까지 진행합니다.

특허 정보

발명의 명칭(KR)

패턴 기반의 클럭 및 데이터 복원 회로를 이용하는 PAM-4 수신기

출원번호

10-2022-0076956 (2022.06.23)

공개번호

1020240000229 (2024.01.02)

등록번호

1027667730000 (2025.02.07)

발명자

김철우, 박승우, 최윤재, 심진철

권리자

고려대학교산학협력단

출원인

고려대학교 산학협력단

문의

담당자이준구
이메일jg.lee@rndcircle.io
연락처010-8978-6417