특허 개요
본 특허는 2차원 반도체 채널과 게이트 절연막 사이에 유기 도펀트층을 배치해 히스테리시스를 줄이는 초박막 트랜지스터 및 제조 방법입니다. 게이트 전극과 게이트 절연막 위에 자연 산화된 유기 도펀트층을 형성하고, 그 위에 2차원 반도체층 및 소스·드레인 전극을 적층합니다. 유기 도펀트의 산소가 게이트 절연막 계면 트랩과 수소 결합해 결함 상태를 패시베이션하며, 이에 따라 게이트 전압 스윕에 따른 스위칭 특성 차이를 저감하는 구조입니다.
- 핵심 기능
게이트 절연막 위에 유기 도펀트 용액을 스핀코팅·드롭 캐스트·용액 디핑 방식으로 형성하고, 베이킹 후 2차원 반도체 채널을 전이해 트랜지스터를 구성합니다. 자연 산화된 유기 도펀트층이 계면 트랩을 패시베이션하여 문턱전압 변화와 턴온·턴오프 간 스위칭 불균형을 줄입니다.
- 차별 강점
기존 SiO2 기반 2차원 반도체 트랜지스터는 게이트 절연막 계면 트랩의 불균일한 분포로 큰 히스테리시스와 소자 간 동작 편차가 발생할 수 있습니다. 본 기술은 자연 산화 유기 도펀트를 계면 패시베이션층으로 활용해 SiO2의 필름 품질 및 소자 내구성 특성을 유지하면서 히스테리시스를 저감하는 점이 차별점입니다.
- 활용 범위
기술·연구 측면에서는 2차원 반도체 FET, 계면 패시베이션, 저전력 로직 스위칭, 차세대 반도체 공정 분야에 활용 가능하며, MoS2·WS2 등 2차원 채널 소재 기반 소자 개발로 확장할 수 있습니다. 사업 측면에서는 디스플레이 백플레인용 트랜지스터, 저전력 반도체 소자, 차세대 메모리 및 2차원 반도체 공정 플랫폼으로 확장할 수 있습니다.
연구 개발 단계
자연 산화 pph3 유기 도펀트층을 포함한 2차원 반도체 트랜지스터를 제작하고, 유기 도펀트층이 없는 동일 구조·재료의 비교 소자와 전기적 히스테리시스를 비교했습니다. 유기 도펀트층 적용에 따른 문턱전압 변화 및 스위칭 대칭성은 확인됐으나, 대면적 공정·장기 구동 수명·실제 회로 수준의 성능은 제시되지 않았습니다.
- 평가 소자: 자연 산화 pph3 유기 도펀트층을 포함한 2차원 반도체 트랜지스터
- 비교 소자: 유기 도펀트층을 제외하고 동일 구조·재료로 제조한 트랜지스터
- 공정 조건: 5w% pph3 용액 50 uL를 30s 스핀코팅 후 100～150℃에서 1～10분 이내 베이킹
현재 성과
자연 산화 pph3 유기 도펀트층을 적용한 소자에서 문턱전압 차이인 ΔVTH가 약 10V 이하로 제시됐습니다. 유기 도펀트층이 없는 비교 소자의 ΔVTH 약 20V 대비 히스테리시스가 감소한 결과입니다. 턴온·턴오프 시 음의 방향 쉬프트가 실질적으로 거의 나타나지 않는 대칭적 스위칭 특성도 확인됐습니다.
자연 산화 pph3 유기 도펀트층을 포함한 2차원 반도체 트랜지스터와 유기 도펀트층을 제외한 동일 구조·재료의 비교 소자를 대상으로 전기적 히스테리시스를 평가했습니다. 5w% 용액을 30s 스핀코팅하고 100～150℃에서 1～10분 이내 베이킹하는 조건이 제시됐습니다. 장기 신뢰성 및 대면적 소자 재현성은 추가 확인이 필요합니다.
기존 2차원 반도체 트랜지스터의 히스테리시스 원인으로 제시된 게이트 절연막 계면 트랩을 자연 산화 유기 도펀트층으로 패시베이션합니다. 단순 채널 도핑이 아니라 유기 도펀트의 산소와 계면 트랩 간 수소 결합을 활용하는 계면 제어 구조가 핵심입니다. SiO2 기반 구조의 필름 품질 및 소자 내구성을 유지하면서 저온·단시간 공정을 적용하도록 구성했습니다.
상용화까지 남은 부분
대면적 기판에서의 유기 도펀트층 균일도와 소자 간 히스테리시스 재현성 검증
장기 구동 수명, 바이어스 스트레스 및 환경 노출 조건에서의 신뢰성 검증
실제 회로·디스플레이 백플레인·메모리 셀 환경에서의 동작 성능 및 공정 호환성 검증
기술 이전 형태·도입 과정
도입은 이렇게 진행됩니다.
검토 미팅
귀사 상황·데이터 구조 기준으로 적합성을 논의합니다. 자료 검토만으로 끝나도 됩니다.
PoC 공동 검증
연구팀 동행 하에 귀사 데이터 기준 재학습·성능을 확인합니다.
라이센싱 계약
PoC 결과를 기반으로 희망 형태(실시권·공동연구 등)를 협의합니다.
기술지도·후속
도입 초기 기술지도, 필요 시 후속 공동연구·정부과제 연계까지 진행합니다.
특허 정보
감소된 히스테리시스를 갖는 2차원 반도체 트랜지스터 및 이의 제조 방법
10-2020-0041544 (2020.04.06)
1023064760000 (2021.09.23)
유현용, 한규현
고려대학교 산학협력단
고려대학교 산학협력단