특허 개요
본 특허는 TiN 전극에는 Nb2O5 계면층을 선택적으로 형성하고 SiN 지지체에는 증착을 억제하는 영역 선택적 원자층 증착(ALD) 기술입니다. 표면 에너지가 높은 SiN에는 제거 가능한 표면 억제제(RSI, 예: TMOF)를 먼저 흡착시키고, TiN에는 Nb 전구체(TBTMEN)와 오존(O3)을 반응시켜 Nb2O5를 형성합니다. 이때 O3가 SiN 위 억제제도 함께 제거하는 자기 제거형 억제 공정으로 작동해, 별도 억제제 제거 단계 없이 TiN/Nb2O5/ZrO2 계면 구조를 구현합니다.
- 핵심 기능
기판의 표면 에너지 차이를 이용해 SiN 영역에는 RSI를 선택 흡착시켜 Nb 전구체의 흡착을 억제하고, TiN 영역에는 TBTMEN과 O3를 순차 반응시켜 Nb2O5를 성장시킵니다. O3 반응 단계에서는 TiN의 전구체 반응으로 물질막을 형성하는 동시에 SiN의 RSI를 제거해 후속 공정의 잔류 억제제를 줄입니다.
- 차별 강점
기존 오존 기반 유전막 공정에서는 TiN/ZrO2 계면의 산소 공핍 결함과 전자 트랩이 누설전류를 유발할 수 있고, TiN과 SiN이 공존하는 구조에서는 비선택 증착이 셀 간 간섭과 정전용량 손실로 이어질 수 있습니다. 본 기술은 표면 에너지 기반 선택 흡착과 공정 중 억제제 제거를 결합해 비선택 증착 및 잔류물 문제를 함께 완화하고, Nb2O5 계면층으로 TiN/ZrO2 계면 특성을 제어합니다.
- 활용 범위
기술·연구 측면에서는 DRAM 고종횡비 MIM 커패시터, TiN/SiN 이종 표면의 선택적 박막 증착, 고유전율 유전체 계면공학, 반도체 원자층 증착 공정에 활용 가능하며, 선택 증착 조건 최적화 연구로 확장할 수 있습니다. 사업 측면에서는 DRAM 커패시터 공정, 차세대 메모리용 유전체 형성 장비·소재, 선택적 ALD 전구체 및 억제제 공급 기술로 확장할 수 있습니다.
연구 개발 단계
TMOF 억제제, TBTMEN 전구체 및 O3 반응물질을 이용한 ALD 공정으로 TiN 상 Nb2O5 선택 성장과 SiN 상 증착 억제를 확인했습니다. Nb2O5 계면층을 포함한 MIM 커패시터에서 계면 특성, 등가 산화막 두께 및 누설전류를 비교했으나, 실제 고종횡비·대면적 DRAM 제조 환경에서의 재현성과 장기 신뢰성은 추가 검증이 필요합니다.
- 시료: SiN 또는 TiN 기판, TiN·SiN 라인 패턴 및 TiN/ZrO2/Nb2O5/TiN MIM 커패시터
- 비교군: 억제제 미사용 조건 및 Nb2O5 미삽입 커패시터
- 공정·측정 조건: TBTMEN·O3 ALD 공정, ZrO2 10 nm/Nb2O5 2 nm 구조, 0.7 V 누설전류 측정
현재 성과
Nb2O5 삽입 및 TMOF 억제제를 적용한 커패시터에서 계면 EOT는 0.138 nm, 0.7 V 누설전류 밀도는 1.86 x 10-10 A/cm2로 제시되었습니다. Nb2O5 미삽입 구조 대비 계면 제어를 통해 정전용량 특성과 누설전류를 함께 개선하는 효과를 확인했습니다.
TMOF 적용 SiN 기판의 Nb2O5 성장률은 0.04 Å/cycle로 제시됐으며, TiN에서는 상대적으로 증착이 잘 이루어졌습니다. 라인 패턴의 원소 분석에서는 TiN 상 물질막 형성과 SiN 상 증착 억제를 확인했고, 깊이 방향 분석에서는 탄소 성분이 실질적으로 관찰되지 않아 공정 중 억제제 제거를 확인했습니다.
일반적인 억제 공정은 비증착 영역에 남은 억제제를 별도 단계로 제거해야 할 수 있습니다. 본 기술은 고표면에너지 영역에 선택 흡착된 RSI가 O3 반응 단계에서 제거되도록 설계해, 선택 증착과 억제제 제거를 하나의 ALD 흐름에서 수행하는 점이 차별점입니다.
상용화까지 남은 부분
실제 고종횡비 DRAM 구조에서 TiN·SiN 표면 상태 변화에 따른 선택 증착 재현성 검증
대면적 웨이퍼 공정에서 막 두께·조성 균일도와 공정 스케일업 조건 확보
열 공정 이후 계면 안정성, 누설전류 변동, 장기 신뢰성 및 수명 평가
기술 이전 형태·도입 과정
도입은 이렇게 진행됩니다.
검토 미팅
귀사 상황·데이터 구조 기준으로 적합성을 논의합니다. 자료 검토만으로 끝나도 됩니다.
PoC 공동 검증
연구팀 동행 하에 귀사 데이터 기준 재학습·성능을 확인합니다.
라이센싱 계약
PoC 결과를 기반으로 희망 형태(실시권·공동연구 등)를 협의합니다.
기술지도·후속
도입 초기 기술지도, 필요 시 후속 공동연구·정부과제 연계까지 진행합니다.
특허 정보
제거 가능한 증착 억제제를 이용한 영역 선택적 원자층 증착법, 그리고 이를 이용한 반도체 소자의 제조 방법, 그리고 이에 따라 제조된 반도체 소자
Area-selective atomic layer deposition using a removable inhibitor, and a method for manufacturing a semiconductor device using the same, and a semiconductor device manufactured thereby
10-2024-0145259 (2024.10.22)
1020260058678 (2026.04.29)
미등록 (심사 중)
김우희, 권용주, 이정빈
한양대학교 에리카산학협력단