준 비휘발성 메모리 소자를 이용한 이진화 신경망 회로

TRL 4
2026 등록

이 기술은 기억 기능을 가진 반도체 소자 두 개를 한 쌍으로 묶어, 인공지능 연산에 필요한 이진 가중치 저장과 곱셈·누산을 한곳에서 처리하는 회로입니다. 데이터를 메모리와 프로세서 사이로 반복 이동시키지 않고 기존 실리콘 CMOS 공정으로 구현할 수 있어, 저전력 엣지 AI용 반도체의 연산 효율과 집적도 향상을 목표로 하는 특허입니다.

특허 개요

본 특허는 메모리 소자 안에서 이진 신경망 연산을 수행하는 준 비휘발성 메모리 기반 이진화 신경망 회로입니다. 다이오드 채널과 게이트를 갖는 소자에서 양성 피드백 루프(positive feedback loop)로 래치업 또는 래치다운을 일으키고 전하를 축적해 메모리 상태를 유지합니다. 소자 2개를 하나의 시냅스 셀로 구성한 병렬 어레이에서 입력 라인, 가중치 업데이트 라인, 출력 전류 라인을 연결하며, 저장 상태와 입력의 XNOR 연산 및 전류합으로 벡터-행렬 MAC을 수행합니다.

  • 핵심 기능

각 시냅스 셀은 두 준 비휘발성 메모리 소자의 상태 조합으로 양·음의 이진 가중치를 기억하고, 입력 신호와의 XNOR 결과를 생성합니다. 병렬 연결된 셀의 출력 전류를 합산하고 전류 감지 처리부가 이를 판독해 벡터-행렬 MAC 결과를 다음 신경망 단으로 전달합니다.

  • 차별 강점

기존 폰 노이만 구조는 프로세서와 메모리 사이 데이터 이동으로 병목과 에너지 소모가 발생하며, 일부 비휘발성 메모리 기반 로직 인 메모리는 비실리콘 물질, 복잡한 공정, 소자 편차 문제가 남습니다. 본 특허는 CMOS 공정 적용이 가능한 양성 피드백 기반 소자에서 메모리와 스위칭을 함께 수행하고, 내재 정류 특성으로 스닉 경로 영향을 줄이는 2소자 시냅스 셀 구조를 제안합니다.

  • 활용 범위

기술·연구 측면에서는 로직 인 메모리, 뉴로모픽 컴퓨팅, 이진화 신경망, 벡터-행렬 연산 반도체 및 소자-회로 공동 설계 분야에 활용 가능합니다. 사업 측면에서는 저전력 엣지 AI 반도체, 이미지 인식 가속기, 파운드리 공정 호환 AI 회로 IP 및 팹리스용 AI 연산 블록으로 확장할 수 있습니다.

연구 개발 단계

TRL 1
기초 원리
TRL 2
개념 정립
TRL 3
개념 검증
TRL 4
실험실 검증
TRL 5
유사 환경
TRL 6
시제품
TRL 7
실증
TRL 8
인증완료
TRL 9
사업화
TRL4단일 다이 소자 특성, 소규모 시냅스 셀 어레이 동작 및 이미지 인식 시뮬레이션으로 회로 원리가 검증된 단계입니다.
현재 검증 내용

p⁺-n-p-n⁺ 준 비휘발성 메모리 소자의 스위칭 및 메모리 특성을 측정하고, 2×2 시냅스 셀 어레이에서 전류 감지 기반 MAC 판독 방식을 제시했습니다. 다층 퍼셉트론 이진화 신경망 시뮬레이션으로 소자 균일성 조건에 따른 인식 정확도를 평가했으나, 대규모 어레이의 실측 동작과 실제 AI 워크로드 성능은 추가 검증이 필요합니다.

검증 환경

- 소자 시료: p⁺-n-p-n⁺ 준 비휘발성 메모리 소자 및 2×2 시냅스 셀 어레이
- 균일성 조건: 단일 다이 35개 소자의 σON/μON 평가, 60% 미만 및 60% 이상 조건 비교

- 신경망 조건: 입력층 400개 뉴런·은닉층 100개 뉴런, 80,000개 소자, 125 에포크 및 에포크당 8,000개 훈련 데이터 세트

현재 성과

성능·효과
이진화 신경망 이미지 인식 정확도약 93.32%

측정된 소자 컨덕턴스와 작동 전압을 반영한 다층 퍼셉트론 이진화 신경망 시뮬레이션에서 이미지 인식 정확도를 평가했습니다. 125 에포크 학습 조건에서 약 93.32%의 정확도를 제시했습니다.

검증·신뢰
소자 재현성 및 균일성 조건 검증σON/μON 1.35%

동일 구조의 단일 다이 35개 소자를 대상으로 온 상태 전류 분포를 평가해 재현성을 확인했습니다. 시뮬레이션에서는 σON/μON이 60% 미만일 때 인식 정확도 중앙값이 90% 이상으로 유지되는 조건을 함께 평가했습니다.

차별성·독창성
2소자 시냅스 셀 기반 로직 인 메모리 구조

두 준 비휘발성 메모리 소자의 상태 조합으로 이진 가중치를 저장하고, 입력과의 XNOR 및 출력라인 전류합으로 MAC을 수행합니다. 메모리와 스위칭을 단일 소자에서 구현하며, p⁺-n-p-n⁺ 구조의 내재 정류 특성을 활용해 스닉 경로 영향을 줄이는 점이 기존 메모리-프로세서 분리 구조와 구별됩니다.

상용화까지 남은 부분

1

대규모 시냅스 어레이에서의 실측 MAC 동작과 어레이 확장성 검증

2

대면적 CMOS 공정에서의 소자 균일성 및 공정 편차 관리 검증

3

장기 데이터 보존·내구성과 실제 AI 워크로드 기준 전력·지연 성능 검증

기술 이전 형태·도입 과정

기술양도
전용실시권
통상실시권
공동 과제 수행
기술지도·자문

도입은 이렇게 진행됩니다.

1

검토 미팅

귀사 상황·데이터 구조 기준으로 적합성을 논의합니다. 자료 검토만으로 끝나도 됩니다.

2

PoC 공동 검증

연구팀 동행 하에 귀사 데이터 기준 재학습·성능을 확인합니다.

3

라이센싱 계약

PoC 결과를 기반으로 희망 형태(실시권·공동연구 등)를 협의합니다.

4

기술지도·후속

도입 초기 기술지도, 필요 시 후속 공동연구·정부과제 연계까지 진행합니다.

특허 정보

발명의 명칭(KR)

준 비휘발성 메모리 소자를 이용한 이진화 신경망 회로

출원번호

10-2024-0039833 (2024.03.22)

공개번호

1020250142636 (2025.09.30)

등록번호

1029268230000 (2026.02.09)

발명자

김상식, 조경아, 신연우, 전주희

권리자

고려대학교 산학협력단

출원인

고려대학교 산학협력단

문의

담당자이준구
이메일jg.lee@rndcircle.io
연락처010-8978-6417