단일 증폭기 기반 SAR ADC와 저전력 델타 리드아웃 구조

Single-Amplifier SAR ADC and Low-Power Delta-Readout Architecture

연구 내용

버퍼-임베딩 CDAC, 레일-투-레일 바이어스 천이, 스킵-리셋 델타 리드아웃과 잔여 보간 구조를 결합해 저전력 고속 SAR ADC를 구현하는 연구

고속 유무선 통신과 이미지 센서 등에서 저전력·고해상도 ADC 요구가 증가함에 따라 SAR 기반 변환기 아키텍처를 설계합니다. 버퍼-임베딩 구조와 캐패시터 레벨 쉬프팅 바이어스를 적용해 입력 버퍼의 전력 경로를 단순화하고, 바이어스 누설 문제를 줄이기 위해 음의 부스팅 회로를 포함합니다. 또한 스킵-리셋 델타 리드아웃과 내재 차핑 특성으로 정적 전력 부담을 낮추는 방향으로 회로를 구성합니다. 아울러 단일 오픈루프 잔여 증폭기를 이용한 듀얼 레지듀 SAR 및 I-SAR 보간 절차를 통해 스테이지 간 게인 매칭 보정을 줄이는 차별성을 확보합니다.

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2건

연구 흐름

초기에는 SAR 변환 과정의 내재 특성을 활용해 단일 잔여 증폭기로 순차 레지듀 레벨을 생성하고, 이후 캐패시티브 보간 절차로 정적 보정 부담을 줄이는 2021년 구조를 확립했습니다. 이후 2020년에는 CDAC 기반 버퍼-임베딩과 캐패시티브 레벨 쉬프팅 바이어스에서 발생하는 바이어스 누설 및 신뢰성 이슈를 음의 부스팅 회로로 완화하며, 스킵-리셋 델타 리드아웃 및 내재 차핑 기능으로 전력 효율을 확장했습니다. 최근에는 이러한 회로 개념을 5G·6G 및 Serdes용 합성 가능한 ADC IP 개발 과제로 연결해 검증 단계를 칩 제작까지 수행하는 흐름을 진행합니다.

활용 가능성

활용 가능성은 알앤디써클 특화 AI 에이전트가 생성한 내용으로, 실제 연구 가능 여부는 연구실과의 논의가 필요합니다.

5G/6G Serdes용 고속 ADC
CMOS 이미지 센서 신호변환
생체신호 계측용 저전력 ADC
SRAM computing-in-memory 인터페이스
저전력 단일채널 ADC IP
멀티채널 ADC 프런트엔드
timing skew 보정 구조
background calibration 기반 보정
합성 가능한 ADC 토폴로지
Auto P&R 기반 검증 파이프라인