서민재 연구실
서울시립대학교 첨단융합학부
서민재 교수
3D NAND 플래시/고신뢰성 셀
고집적 낸드(64레벨)/소자·설계 핵심기술
합성 가능 ADC IP(유무선 통신용)
서민재 교수 연구실
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서민재 연구실
서울시립대학교 첨단융합학부 서민재 교수
서민재 연구실은 서울시립대학교를 기반으로 혼합 신호 집적회로(Mixed-Signal Integrated Circuit) 및 데이터 변환기(ADC/DAC) 설계 분야에서 국내외적으로 우수한 연구 성과를 창출하고 있습니다. 본 연구실은 아날로그와 디지털 신호를 동시에 처리할 수 있는 첨단 회로 기술을 개발하며, 고성능·저전력·고집적도를 동시에 달성할 수 있는 데이터 변환기 구조 및 회로 기법을 연구하고 있습니다. Successive-Approximation-Register(SAR) ADC, 파이프라인 ADC, 플래시 ADC 등 다양한 아키텍처의 아날로그-디지털 변환기 설계와 실제 칩 제작 및 측정을 통해 이론과 실용을 겸비한 연구를 수행하고 있습니다. 연구실은 합성 가능 아날로그 회로 및 초저전력 바이오메디컬 시스템을 위한 데이터 변환기 설계에도 주력하고 있습니다. 디지털 설계 자동화 도구를 활용한 합성 가능 아날로그 회로 설계 방법론을 개발하여, 설계 효율성과 재사용성을 극대화하고 있습니다. 또한, 바이오 신호 측정 및 웨어러블 센서 등에서 요구되는 초저전력, 고정밀, 소형화 특성을 만족하는 회로를 연구하며, 실제 환경에서의 성능 검증과 시스템 통합까지 전 과정을 아우르는 실용적 연구를 지향합니다. 초고속·초고용량 메모리 회로와 미래 통신 시스템을 위한 회로 기술 개발도 연구실의 주요 연구 분야입니다. 3차원 낸드 플래시, 멤리스터, 페이즈 체인지 메모리 등 차세대 메모리 소자와 이를 지원하는 고신뢰성 회로 설계, 그리고 5G 및 차세대 통신 시스템에 적합한 초고속 데이터 변환기 및 송수신 회로, 에너지 효율적인 혼합 신호 집적회로 설계에 집중하고 있습니다. 다양한 정부 및 산업체 과제를 수행하며, 실질적인 기술 이전과 상용화에 기여하고 있습니다. 연구실은 다수의 특허, 국내외 저명 학술지 논문, 산학협력 프로젝트를 통해 기술적 우수성을 인정받고 있습니다. 또한, 반도체 설계 경진대회, 학회 발표, 산학연 협력 등 다양한 활동을 통해 연구실 구성원들의 역량 강화와 네트워크 확장에도 힘쓰고 있습니다. 최신 반도체 설계 기술을 습득하고 실무 중심의 연구를 통해 차세대 반도체 산업을 선도할 인재 양성에 앞장서고 있습니다. 서민재 연구실은 앞으로도 혼합 신호 집적회로, 데이터 변환기, 차세대 메모리 및 통신 시스템 회로 기술 등 반도체 설계 분야에서 혁신적인 연구를 지속하며, 학계와 산업계에 실질적인 기여를 이어갈 것입니다.
3D NAND 플래시/고신뢰성 셀고집적 낸드(64레벨)/소자·설계 핵심기술합성 가능 ADC IP(유무선 통신용)메모리-센트릭 컴퓨팅/Charge-Trap Flash메모리·뉴로모픽용 크로스바(멤리스터+셀렉터)
대표 연구 분야
연구 영역 전체보기
저전력 고성능 SAR·파이프라인-SAR 아날로그-디지털 변환기(ADC) 집적회로 연구
Low-Power High-Performance SAR and Pipelined-SAR ADC Integrated Circuit Research
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저전력 고성능 SAR·파이프라인-SAR 아날로그-디지털 변환기(ADC) 집적회로 연구
Low-Power High-Performance SAR and Pipelined-SAR ADC Integrated Circuit Research
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메모리스터 크로스바의 sneak current 저감 셀렉터 소자 연구
Selector Device for Reducing Sneak Current in Memristor Crossbar Arrays Research
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멀티레벨 낸드 플래시 소자·설계 핵심 요소 기술 연구
Key Device and Design Elements for Multilevel NAND Flash Research
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연구 성과 추이
표시된 성과는 수집된 데이터 기준으로 산출되며, 일부 차이가 있을 수 있습니다.
5개년 연도별 논문 게재 수
7총합
5개년 연도별 피인용 수
97총합
주요 논문
3
논문 전체보기
1
Article
|
·
인용수 11
·
2024A 1.5-MHz BW 81.2-dB SNDR Dual-Residue Pipeline ADC With a Fully Dynamic Noise-Shaping Interpolating-SAR ADC
Jae Hyun Chung, Ye-Dam Kim, Chang-Un Park, Kun-Woo Park, Dong‐Ryeol Oh, Min-Jae Seo, Seung‐Tak Ryu
IF 5.6 (2024)
IEEE Journal of Solid-State Circuits
이 논문은 노이즈 셰이핑(NS) 기능을 갖춘 백엔드 정전용량 보간(capacitive interpolating) SAR(서지 접근) 아날로그-디지털 변환기(ADC)를 통합한, 에너지 효율적인 고해상도 이중 잔차(dual-residue, D-R) 파이프라인-연속 근사 레지스터(pipelined-successive approximation register, SAR) ADC를 제시한다. 잔차 증폭기 설계는 잔차가 -노이즈 상쇄를 위해 증폭기에서 사전 증폭되므로 단순화될 수 있다. 또한 제안된 분할 디지털-아날로그 변환기(DAC) 구조는 정전용량 보간에서의 기생 커패시턴스(parasitic capacitance) 제한을 극복하여, D-R 구조의 이득-오차(gain-error) 없는 장점과 함께 해상도를 향상시킨다. 180-nm CMOS 기술로 제작된 프로토타입 ADC는 보정(calibration) 없이, OSR(오버샘플링 비) 8에서 1.5-MHz 대역폭(BW)에서 81.2-dB SNDR(신호대 잡음 및 왜곡 비)과 89.9-dB SFDR(스퓨리어스 프리 동적 범위)을 달성하였으며, Schreier FoM(figure-of-merit)은 170.4-dB이다.
https://doi.org/10.1109/jssc.2024.3360944
Spurious-free dynamic range
Successive approximation ADC
Dynamic range
Electronic engineering
Capacitive sensing
Amplifier
CMOS
Figure of merit
Computer science
Physics
2
Article
|
인용수 7
·
2023Amorphous ITZO-Based Selector Device for Memristor Crossbar Array
Ki Han Kim, Min-Jae Seo, Byung Chul Jang
IF 3 (2023)
Micromachines
디지털 전환의 시대에, 멤리스터와 멤리스티브 회로는 방대한 양의 데이터를 효율적으로 처리할 수 있는 고급 컴퓨터 아키텍처를 제공할 수 있다. 멤리스터의 고유한 특성으로 인해 멤리스티브 크로스바 어레이는 비휘발성 메모리, 로직-인-메모리 회로, 뉴로모픽 시스템의 구현을 위해 활용되어 왔다. 그러나 크로스바 어레이 아키텍처는 인접한 멤리스터 소자 사이의 크로스토크 간섭 문제를 유발하여 피할 수 없는 동작 오류와 높은 전력 소비로 이어지는, 스닉 전류(sneak current)로 알려진 누설 전류의 문제를 겪는다. 여기서는 스닉 전류 문제를 해결하기 위해 무정질 In-Sn-Zn-O(a-ITZO) 산화물 반도체 기반 선택기(selector) 소자를 제시한다. a-ITZO-선택기 소자는 비선형 전류-전압(I-V) 특성을 갖는 백투백(back-to-back) 쇼트키 다이오드로 구현된다. 이러한 비선형성은 산소 플라즈마 처리 공정에 의존하며, 이는 a-ITZO 표면에서 발생하는 표면 전자 축적층을 억제할 수 있다. a-ITZO-선택기 소자는 전기적 스트레스 및 고온 조건에 대해 신뢰성 있는 특성을 보인다. 또한, 선택기 소자는 멤리스터 크로스바 어레이에서 1 Mbit 이상의 안정적인 판독 여유(read margin)를 가능하게 한다. 본 연구 결과는 고밀도 멤리스터 크로스바 어레이 개발을 위한 실행 가능한 해결책을 제공할 수 있을 것으로 기대된다.
https://doi.org/10.3390/mi14030506
Memristor
Crossbar switch
Neuromorphic engineering
Computer science
Materials science
Schottky diode
Resistive random-access memory
Electronic engineering
Optoelectronics
Electrical engineering
3
Article
|
·
인용수 32
·
2022A 7-Bit Two-Step Flash ADC With Sample-and-Hold Sharing Technique
Dong‐Ryeol Oh, Min-Jae Seo, Seung‐Tak Ryu
IF 5.4 (2022)
IEEE Journal of Solid-State Circuits
7비트 3 GS/s 2채널 시간-인터리빙(time-interleaved) 2단계 플래시(flash) 아날로그-디지털 변환기(ADC)가 유효 해상도 대역폭(ERBW) 7 GHz를 갖는 형태로 제시된다. 단 하나의 용량성 디지털-아날로그 변환기(DAC)를 갖는 정밀(fine) 단계용 기준 임베딩(reference-embedding) 플래시 ADC는 전력 효율과 면적 효율뿐 아니라 입력 대역폭을 개선한다. 제안된 샘플-앤-홀드 공유 구조는 정밀 ADC(FADC)의 입력 정전용량이 미치는 영향을 제거함으로써 입력 대역폭을 향상시킬 뿐 아니라, 조정(coarse) ADC와 FADC 사이의 이득 오차(gain error)를 제거한다. 8회 시간 보간(interpolated)된 FADC에서의 고도화된 순차 슬로프 매칭 오프셋 보정(sequential slope-matching offset calibration) 기법은 전압-대-시간 변환기(voltage-to-time converter)의 이득과 보간 선형성(interpolation linearity)을 개선한다. 40-nm CMOS 공정으로 구현된 프로토타입 ADC는 오프셋 보정 회로를 포함하여 0.03 mm 2 의 면적을 차지한다. 보정 후 측정된 피크 차동 비선형성(DNL)과 적분 비선형성(INL)은 각각 0.53과 0.47 LSB이다. 1.49-GHz 입력에서 측정된 신호대잡음 및 왜곡비(SNDR)와 스퍼리어스-프리 다이내믹 레인지(SFDR)는 각각 39.94 dB와 55.78 dB이다. 시간 스큐(time skew) 보정이 없는 경우와 있는 경우의 ERBW는 각각 4.8과 7 GHz이다. 전력 소모는 0.9 V의 공급 전압에서 6.8 mW이며, 3 GS/s에서의 성능지수(figure of merit, FoM)는 변환 스텝당 28 fJ이다.
https://doi.org/10.1109/jssc.2022.3159569
Spurious-free dynamic range
Flash ADC
Integral nonlinearity
Linearity
Differential nonlinearity
Electronic engineering
12-bit
Analog-to-digital converter
Dynamic range
Least significant bit
최신 정부 과제
5
과제 전체보기
1
주관|
2022년 8월-2025년 2월
|31,461,000원고속 유무선 통신 시스템을 위한 합성 가능 아날로그-디지털 변환기 IP 개발
(1) 입력 네트워크 제한 극복 및 저전력 아날로그-디지털 변환기 구조 연구
본 연구에서는 기존 방식의 단점들을 고려하여 정적 전류 손실을 제거 또는 최소화하여 작은 독립 샘플링 capacitor를 사용하는 70dB 이상의 선형성 입력 버퍼 샘플링 네트워크를 제안하고, 고속 작동을 위한 용량성 DAC 자체를 줄이는 방법에 대한 연구를 수행할 예정이다.
(2) 다채널 고속 구동을 위한 timing skew 보정 기법 연구
종래의 timing skew calibration 기법의 문제점을 해결하기 위해 본 연구를 통해 새로운 timing skew 보정 기법을 제안하려고 한다. 제안될 기법은 background calibration 방식을 채택하여 PVT(전력, 전압, 온도) 변화에 대한 대응력을 높이고 미세화 되는 CMOS 공정의 이득을 취하기 위해 digital engine 기반의 보정 기법을 연구할 예정이다.
(3) 집적도 향상 및 설계 경쟁력 향상을 위한 ADC 특화된 synthesizable topology 수립
단일 채널에서의 변환 특성 보완을 위한 Auto P&R 전략과 더불어 다채널 구성에서의 layout effect로 기인한 열화를 방지할 수 있도록 systematic methodology를 수립할 예정이다.
혼성신호집적회로
아날로그-디지털 변환기
유무선 통신 시스템
파이프라인-축차근사 ADC
합성 가능한 ADC
2
2022년 8월-2025년 2월
|25,169,000원고속 유무선 통신 시스템을 위한 합성 가능 아날로그-디지털 변환기 IP 개발
본 연구의 궁극적인 목표는 “5G, 6G 그리고 Serdes 등 차세대 유/무선 통신을 위한 광대역, 고해상도, 저전력 ADC 구현”으로 세부 목표는 다음과 같다. 약 3년간의 연구 기간 동안 제안 구조 및 기법의 효과 검증을 위한 behavioral modeling 수립부터 실물 평가를 위한 칩 제작까지 포함한다. - Single channel (1/2...
혼성신호집적회로
아날로그-디지털 변환기
유무선 통신 시스템
파이프라인-축차근사 ADC
합성 가능한 ADC
3
협동|
2022년 3월-2024년 12월
|196,330,000원64 레벨 초고용량 낸드 플래시 메모리 개발을 위한 소자 및 설계 핵심 요소 기술 개발
본 과제는 3D NAND 플래시에서 64 레벨 등 멀티 스테이트를 더 안정적으로 프로그램/지우기하고, 센싱 잡음과 데이터 보존성 열화를 줄이기 위한 연구임.
요약문_연구목표는 고 이동도 이차원 TMD 채널 소재 발굴, 채널/절연 계면 트랩 및 양자점 전하 저장층 기반 메모리 소자 제작, 그리고 Narrow Vth 산포·RTN 포함 Noise 성분을 고려한 low noise(High resolution) 센싱 회로 제안에 있음. 요약문_연구내용은 두께별 에너지 밴드갭·low frequency noise로 트랩 밀도 간접 분석, Fowler-Nordheim(FN) 터널링과 전하 손실 메커니즘 시뮬레이션, 회로 관점 power/ground noise 및 PSRR 개선 구조·보상 회로 검증 수행임. 요약문_기대효과는 고 전류 확보와 정확한 센싱으로 back pattern dependency 및 멀티 스테이트 센싱 문제를 함께 완화함.
낸드 플래시
멀티레벨
신뢰성
저잡음
양자점 전하 저장층
최신 특허
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전체 특허
파이프라인 변환 회로를 포함하는 전자 회로
상태
등록출원연도
2019출원번호
1020190021821연구실 하이라이트
연구실의 정보를 AI가 요약해서 키워드 중심으로 정리해두었어요
고성능ADC
세계 최고 수준의 고성능 데이터 변환기(ADC) 기술
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설계자동화
아날로그 회로 설계의 패러다임 전환, 합성 가능 ADC
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초저전력
나노와트(nW)급 초저전력 바이오메디컬 ADC 솔루션
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차세대메모리
3D 낸드·PRAM을 위한 차세대 메모리 회로 기술
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기업협력
삼성전자 출신 연구진이 이끄는 산업 맞춤형 R&D
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SCIE논문
세계 최고 권위 학술지로 증명된 연구 경쟁력
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맞춤형 인사이트 리포트
연구실의 전체 데이터를 활용한 맞춤형 인사이트 리포트
연구 트렌드부터 공동 연구 방향성 기획까지
연구실과 같이 할 수 있는게 무엇인지,
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