이 논문은 노이즈 셰이핑(NS) 기능을 갖춘 백엔드 정전용량 보간(capacitive interpolating) SAR(서지 접근) 아날로그-디지털 변환기(ADC)를 통합한, 에너지 효율적인 고해상도 이중 잔차(dual-residue, D-R) 파이프라인-연속 근사 레지스터(pipelined-successive approximation register, SAR) ADC를 제시한다. 잔차 증폭기 설계는 잔차가 $C$-노이즈 상쇄를 위해 증폭기에서 사전 증폭되므로 단순화될 수 있다. 또한 제안된 분할 디지털-아날로그 변환기(DAC) 구조는 정전용량 보간에서의 기생 커패시턴스(parasitic capacitance) 제한을 극복하여, D-R 구조의 이득-오차(gain-error) 없는 장점과 함께 해상도를 향상시킨다. 180-nm CMOS 기술로 제작된 프로토타입 ADC는 보정(calibration) 없이, OSR(오버샘플링 비) 8에서 1.5-MHz 대역폭(BW)에서 81.2-dB SNDR(신호대 잡음 및 왜곡 비)과 89.9-dB SFDR(스퓨리어스 프리 동적 범위)을 달성하였으며, Schreier FoM(figure-of-merit)은 170.4-dB이다.

디지털 전환의 시대에, 멤리스터와 멤리스티브 회로는 방대한 양의 데이터를 효율적으로 처리할 수 있는 고급 컴퓨터 아키텍처를 제공할 수 있다. 멤리스터의 고유한 특성으로 인해 멤리스티브 크로스바 어레이는 비휘발성 메모리, 로직-인-메모리 회로, 뉴로모픽 시스템의 구현을 위해 활용되어 왔다. 그러나 크로스바 어레이 아키텍처는 인접한 멤리스터 소자 사이의 크로스토크 간섭 문제를 유발하여 피할 수 없는 동작 오류와 높은 전력 소비로 이어지는, 스닉 전류(sneak current)로 알려진 누설 전류의 문제를 겪는다. 여기서는 스닉 전류 문제를 해결하기 위해 무정질 In-Sn-Zn-O(a-ITZO) 산화물 반도체 기반 선택기(selector) 소자를 제시한다. a-ITZO-선택기 소자는 비선형 전류-전압(I-V) 특성을 갖는 백투백(back-to-back) 쇼트키 다이오드로 구현된다. 이러한 비선형성은 산소 플라즈마 처리 공정에 의존하며, 이는 a-ITZO 표면에서 발생하는 표면 전자 축적층을 억제할 수 있다. a-ITZO-선택기 소자는 전기적 스트레스 및 고온 조건에 대해 신뢰성 있는 특성을 보인다. 또한, 선택기 소자는 멤리스터 크로스바 어레이에서 1 Mbit 이상의 안정적인 판독 여유(read margin)를 가능하게 한다. 본 연구 결과는 고밀도 멤리스터 크로스바 어레이 개발을 위한 실행 가능한 해결책을 제공할 수 있을 것으로 기대된다.

이 논문은 노이즈 셰이핑(NS) 기능을 갖춘 백엔드 정전용량 보간(capacitive interpolating) SAR(서지 접근) 아날로그-디지털 변환기(ADC)를 통합한, 에너지 효율적인 고해상도 이중 잔차(dual-residue, D-R) 파이프라인-연속 근사 레지스터(pipelined-successive approximation register, SAR) ADC를 제시한다. 잔차 증폭기 설계는 잔차가 $C$-노이즈 상쇄를 위해 증폭기에서 사전 증폭되므로 단순화될 수 있다. 또한 제안된 분할 디지털-아날로그 변환기(DAC) 구조는 정전용량 보간에서의 기생 커패시턴스(parasitic capacitance) 제한을 극복하여, D-R 구조의 이득-오차(gain-error) 없는 장점과 함께 해상도를 향상시킨다. 180-nm CMOS 기술로 제작된 프로토타입 ADC는 보정(calibration) 없이, OSR(오버샘플링 비) 8에서 1.5-MHz 대역폭(BW)에서 81.2-dB SNDR(신호대 잡음 및 왜곡 비)과 89.9-dB SFDR(스퓨리어스 프리 동적 범위)을 달성하였으며, Schreier FoM(figure-of-merit)은 170.4-dB이다.

디지털 전환의 시대에, 멤리스터와 멤리스티브 회로는 방대한 양의 데이터를 효율적으로 처리할 수 있는 고급 컴퓨터 아키텍처를 제공할 수 있다. 멤리스터의 고유한 특성으로 인해 멤리스티브 크로스바 어레이는 비휘발성 메모리, 로직-인-메모리 회로, 뉴로모픽 시스템의 구현을 위해 활용되어 왔다. 그러나 크로스바 어레이 아키텍처는 인접한 멤리스터 소자 사이의 크로스토크 간섭 문제를 유발하여 피할 수 없는 동작 오류와 높은 전력 소비로 이어지는, 스닉 전류(sneak current)로 알려진 누설 전류의 문제를 겪는다. 여기서는 스닉 전류 문제를 해결하기 위해 무정질 In-Sn-Zn-O(a-ITZO) 산화물 반도체 기반 선택기(selector) 소자를 제시한다. a-ITZO-선택기 소자는 비선형 전류-전압(I-V) 특성을 갖는 백투백(back-to-back) 쇼트키 다이오드로 구현된다. 이러한 비선형성은 산소 플라즈마 처리 공정에 의존하며, 이는 a-ITZO 표면에서 발생하는 표면 전자 축적층을 억제할 수 있다. a-ITZO-선택기 소자는 전기적 스트레스 및 고온 조건에 대해 신뢰성 있는 특성을 보인다. 또한, 선택기 소자는 멤리스터 크로스바 어레이에서 1 Mbit 이상의 안정적인 판독 여유(read margin)를 가능하게 한다. 본 연구 결과는 고밀도 멤리스터 크로스바 어레이 개발을 위한 실행 가능한 해결책을 제공할 수 있을 것으로 기대된다.

7비트 3 GS/s 2채널 시간-인터리빙(time-interleaved) 2단계 플래시(flash) 아날로그-디지털 변환기(ADC)가 유효 해상도 대역폭(ERBW) 7 GHz를 갖는 형태로 제시된다. 단 하나의 용량성 디지털-아날로그 변환기(DAC)를 갖는 정밀(fine) 단계용 기준 임베딩(reference-embedding) 플래시 ADC는 전력 효율과 면적 효율뿐 아니라 입력 대역폭을 개선한다. 제안된 샘플-앤-홀드 공유 구조는 정밀 ADC(FADC)의 입력 정전용량이 미치는 영향을 제거함으로써 입력 대역폭을 향상시킬 뿐 아니라, 조정(coarse) ADC와 FADC 사이의 이득 오차(gain error)를 제거한다. 8회 시간 보간(interpolated)된 FADC에서의 고도화된 순차 슬로프 매칭 오프셋 보정(sequential slope-matching offset calibration) 기법은 전압-대-시간 변환기(voltage-to-time converter)의 이득과 보간 선형성(interpolation linearity)을 개선한다. 40-nm CMOS 공정으로 구현된 프로토타입 ADC는 오프셋 보정 회로를 포함하여 0.03 mm ² 의 면적을 차지한다. 보정 후 측정된 피크 차동 비선형성(DNL)과 적분 비선형성(INL)은 각각 0.53과 0.47 LSB이다. 1.49-GHz 입력에서 측정된 신호대잡음 및 왜곡비(SNDR)와 스퍼리어스-프리 다이내믹 레인지(SFDR)는 각각 39.94 dB와 55.78 dB이다. 시간 스큐(time skew) 보정이 없는 경우와 있는 경우의 ERBW는 각각 4.8과 7 GHz이다. 전력 소모는 0.9 V의 공급 전압에서 6.8 mW이며, 3 GS/s에서의 성능지수(figure of merit, FoM)는 변환 스텝당 28 fJ이다.

본 논문은 다양한 센서 응용을 위한 DT(이산시간) 델타-시그마 변조기(DSM)의 전력 효율을 향상시키기 위해, 부유 인버터 증폭기(FIA) 기반 동적 루프 필터와 디지털 노이즈 결합(DNC)을 활용하는 완전 동적 이산시간(DT) 델타-시그마 변조기를 제시한다. 28-nm CMOS 공정으로 제작된 제안 구조는 25-kHz 대역폭(BW)에서 98.6-dB SNDR을 달성하면서, 6.4 MS/s에서 동작 전력 $71.7\mu \mathrm{W}$만을 소모한다. 그 결과 Schreier Figure of Merit(${FoM}_{\text{S}}$)는 184 dB이며 Walden FoM(${FoM}_{\text{W }}$)은 20.6 fJ/conv.-step이다.

본 논문은 거친 SAR 단계와 정밀 DSM 단계 모두에서 동일한 양자화기를 재사용하는 연속시간(CT) 트래킹-줌(TZ) 증분 ADC(I-ADC)를 제안한다. TZ I-ADC는 간단한 DAC 코드 업데이트로 입력 대역폭(BW) 제한 문제를 해결한다. 정밀 연속시간 증분 DSM(I-DSM)에서의 일관되지 않은 신호 전달 함수(STF)를 완화하기 위해 잔여이득(RG) 스위칭 기법을 제안한다. 대역외 이득(OBG)을 감소시키기 위해 디지털 노이즈-커플링-피드포워드(DNC-FF) 아키텍처를 제안한다. 180nm CMOS 공정으로 제작된 시제품은 1.8V 전원에서 2.52mW를 소모하며, 99-dB DR, 93.8-dB SNDR, 102.5-dB SFDR을 달성한다.

지난 10년 동안 SAR ADC는 노이즈 셰이핑(NS)으로 고해상도 영역으로까지 확장되어 왔다. 파이프라인 아키텍처와 결합되면 변환 속도 또한 개선될 수 있다. 그러나 파이프라인 아키텍처에서 잔차 증폭기(RA)에 대한 정확도 요구사항은 종종 매우 비용이 큰 편이어서, RA에 대한 전력 및 이득-캘리브레이션 부담을 회피하기 위한 여러 기법이 보고되어 왔다. 이득-오차 셰이핑(GES) 기법 [1]은 RA 이득-오차로 인해 발생하는 양자화 누설 오차를 형상화하지만, 추가적인 아날로그 구성요소와 디지털 처리 요구가 따른다. 2-0 MASH 구조 [2]는 RA 이득-오차에 대한 고유한 허용오차를 갖지만, 아날로그 NTF와 디지털 NTF 사이의 가능한 불일치로 인해 일반적인 MASH DSM과 마찬가지로 성능이 제한될 수 있다. 상기 문제들에 동기부여하여, 본 논문은 이중 잔차(D-R) 파이프라인 아키텍처의 백엔드 ADC를 위한 $2^{\mathrm{nd}}$-차 노이즈 셰이핑 인터폴레이팅-SAR(NS ISAR) ADC를 제안하며 [3], 여기서는 RA 이득 정확도에 대한 부담이 없다. 또한 커패시티브 인터폴레이팅 DAC에 대한 분할(Segmentation) 기법을 제안하여, 커패시티브 인터폴레이션의 기생 민감도(parasitic sensitiveness)를 해결함으로써 달성 가능한 해상도를 향상시키고자 하며(SONR +20dB 개선), RA의 부담이 전력, 캘리브레이션 및 선형성 측면에서 완화되었을 때, 180nm CMOS 공정에서 제작된 프로토타입 파이프라인 ADC는 캘리브레이션 없이 OSR 8에서 1.5MHz BW 대역폭에서 SNDR 81.2dB를 달성한다.

본 연구는 단일 개루프 잔차 증폭기(RA)를 사용하는 12비트 200 MS/s 듀얼-레지듀얼 파이프라인(successive approximation registers, SAR) 아날로그-디지털 변환기(ADC)를 제시한다. SAR 변환 방식의 고유한 특성을 활용하여 제안된 ADC는 단일 RA로부터 두 개의 잔차(residue) 레벨을 순차적으로 생성함으로써, 단계 간 이득 매칭 보정의 필요성을 제거한다. 순차적으로 생성된 두 잔차를 변환하기 위해 용량성 보간(interpolating) SAR ADC(I-SAR ADC)도 함께 제안한다. I-SAR ADC는 기존 SAR ADC와 마찬가지로 단 하나의 비교기, CDAC, 그리고 제어 논리로 구성되므로 매우 컴팩트하다. 또한 I-SAR ADC는 잔차 보간을 위해 정적 전력 소모가 필요 없다. 40 nm CMOS 기술로 제작된 프로토타입 ADC는 유효 면적 0.026 mm2를 차지한다. 나이퀴스트 입력에서 200 MS/s 샘플링 레이트로 동작할 때 ADC는 각각 SNDR(Signal-to-Noise distortion ratio) 62.1 dB 및 67.1 dB SFDR(Spurious-Free Dynamic Range)을 달성한다. 총 소모 전력은 0.9 V 전원에서 3.9 mW이다. 단계 간 불일치 보정 없이도, ADC는 Walden Figure-of-Merit(FoM) 19.0 fJ/conversion-step을 달성한다.

용액 공정 반도체 및 소스/드레인 전극을 사용하여 유기-산화물 하이브리드 CMOS 인버터를 시연하였다. 용액 공정 n-형 및 p-형 반도체는 각각 InGaZnO 용액과 TIPS-pentacene/PαMS 블렌드를 스핀 코팅하였고, 소스/드레인 전극으로는 은(Ag) 잉크와 PEDOT:PSS 용액을 뱅크의 도움을 받아 드롭캐스팅하였다. InGaZnO 및 TIPS-pentacene 트랜지스터는 낮은 오프 전류를 보이는 전형적인 n-형 및 p-형 트랜지스터 동작을 나타냈다. 용액 공정 n-형 및 p-형 트랜지스터의 결합을 기반으로, 정적 전류가 낮은 하이브리드 CMOS의 full-swing 특성 곡선을 얻었다.

신경 단면 국소 활성화 이미징(local activation imaging) 적용을 위한 32채널 신경 임피던스 센싱 ASIC이 10 nV/rt Hz 노이즈 레벨로 제시된다. 신경 신호의 모니터링과 제어가 신체적·정신적 건강을 향상시킬 수 있다는 점이 점차 알려지고 있다. 미주신경(vagus nerve) 및 좌골신경(sciatic nerve)과 같은 주요 신경은 여러 개의 소속속(fascicle) 다발로 구성된다. 따라서 부작용 없이 특정 적용을 정확히 제어하기 위해서는 어떤 소속속이 활성화되었는지 정확히 알아야 한다. 국소적으로 활성화된 소속속을 찾는 유일한 방법은 전기 임피던스 단층촬영(electrical impedance tomography, EIT)을 사용하는 것이다. 도입될 ASIC은 신경 EIT 응용을 위해 설계되었다. CMOS 180-nm 공정 기술을 사용하여 신경 임피던스 센싱 ASIC을 구현하였다. 측정된 노이즈 스펙트럼에서 입력 기준(integrated input referred) 노이즈는 0.46 μVrms(노이즈 플로어 10.3 nVrms/rt Hz)로 계산되었다. 입력 80 mV에서 선형 회귀(linear regression)에 대한 제곱 상관계수는 0.99998이었다. 32채널의 증폭 이득 균일도는 +0.23%에서 -0.29% 범위였다. 저항 팬텀(resistor phantom)을 이용해 신경의 가장 단순한 모델로서 단일 판독 채널이 75.6 dB 이상의 신호 대 잡음비(signal-to-noise ratio)를 검출할 수 있음을 검증하였다. 레저버 팬텀(reservoir phantom)에서는 8.3 frames per second의 속도로 실시간 EIT 이미지를 재구성하였다. 개발된 ASIC은 쥐 좌골신경에 대한 생체 내(in vivo) 실험에 적용되었으며, 활성화된 신경 단면 이미지를 얻기 위한 신호 처리 작업이 현재 진행 중이다. 또한 개발된 ASIC은 쥐 좌골신경에 대한 생체 내 실험에도 적용되었고, 국소적으로 활성화된 신경 단면 이미지를 얻기 위한 신호 처리 작업이 현재 진행 중이다.