(1) 입력 네트워크 제한 극복 및 저전력 아날로그-디지털 변환기 구조 연구 본 연구에서는 기존 방식의 단점들을 고려하여 정적 전류 손실을 제거 또는 최소화하여 작은 독립 샘플링 capacitor를 사용하는 70dB 이상의 선형성 입력 버퍼 샘플링 네트워크를 제안하고, 고속 작동을 위한 용량성 DAC 자체를 줄이는 방법에 대한 연구를 수행할 예정이다. (2) 다채널 고속 구동을 위한 timing skew 보정 기법 연구 종래의 timing skew calibration 기법의 문제점을 해결하기 위해 본 연구를 통해 새로운 timing skew 보정 기법을 제안하려고 한다. 제안될 기법은 background calibration 방식을 채택하여 PVT(전력, 전압, 온도) 변화에 대한 대응력을 높이고 미세화 되는 CMOS 공정의 이득을 취하기 위해 digital engine 기반의 보정 기법을 연구할 예정이다. (3) 집적도 향상 및 설계 경쟁력 향상을 위한 ADC 특화된 synthesizable topology 수립 단일 채널에서의 변환 특성 보완을 위한 Auto P&R 전략과 더불어 다채널 구성에서의 layout effect로 기인한 열화를 방지할 수 있도록 systematic methodology를 수립할 예정이다.

본 연구의 궁극적인 목표는 “5G, 6G 그리고 Serdes 등 차세대 유/무선 통신을 위한 광대역, 고해상도, 저전력 ADC 구현”으로 세부 목표는 다음과 같다. 약 3년간의 연구 기간 동안 제안 구조 및 기법의 효과 검증을 위한 behavioral modeling 수립부터 실물 평가를 위한 칩 제작까지 포함한다. - Single channel (1/2...

본 과제는 3D NAND 플래시에서 64 레벨 등 멀티 스테이트를 더 안정적으로 프로그램/지우기하고, 센싱 잡음과 데이터 보존성 열화를 줄이기 위한 연구임. 요약문_연구목표는 고 이동도 이차원 TMD 채널 소재 발굴, 채널/절연 계면 트랩 및 양자점 전하 저장층 기반 메모리 소자 제작, 그리고 Narrow Vth 산포·RTN 포함 Noise 성분을 고려한 low noise(High resolution) 센싱 회로 제안에 있음. 요약문_연구내용은 두께별 에너지 밴드갭·low frequency noise로 트랩 밀도 간접 분석, Fowler-Nordheim(FN) 터널링과 전하 손실 메커니즘 시뮬레이션, 회로 관점 power/ground noise 및 PSRR 개선 구조·보상 회로 검증 수행임. 요약문_기대효과는 고 전류 확보와 정확한 센싱으로 back pattern dependency 및 멀티 스테이트 센싱 문제를 함께 완화함.

본 과제는 3D 낸드 플래시 메모리에서 64 레벨로 갈수록 커지는 수평 전하 손실과 셀간 간섭을 줄이기 위한 전하 저장층·소자 구조 및 센싱 회로 개발 연구임. 연구 목표는 1) 수평 전하 손실 개선을 위한 양자점 전하 저장층 소재 발굴 및 제작 제반기술, 2) 양자점 전하 저장층 기반 메모리 소자 제작 및 특성 분석, 3) 트랩컷(trap cut) 기반 셀 트랜지스터와 에어갭 기반 셀 트랜지스터로 고신뢰성 전하 저장 구현, 4) Low noise(High resolution) 센싱 회로의 SPICE-level 정량 검증과 칩 실물 검증 수행임. 기대효과는 수평 전하 손실 억제와 셀간 간섭 최소화로 64 레벨 VFY/erase verify 조건에서도 데이터 보존성 향상과 신뢰성 확보임.