넓은 온도 범위에서 보상 가능한 32레벨 3D NAND 소자-알고리즘-설계-시스템 통합 솔루션 핵심 요소기술 개발 및 반도체 분야 석·박사급 고급 인력 양성

본 과제는 5G, 6G 및 Serdes용 차세대 유/무선 통신에서 요구되는 광대역, 고해상도, 저전력 ADC를 구현하기 위한 연구임. 연구 목표는 12-bit 300MS/s single channel과 12-bit 2.4GS/s multi channel ADC 구현 및 SNDR, 전력, clock skew 성능 확보에 있음. 핵심 연구 내용은 저전력 입력 네트워크와 고속용 용량성 DAC 축소 구조, background calibration 기반 timing skew 보정, ADC 특화 synthesizable topology 및 Auto P&R methodology 수립임. 기대 효과는 5G 한계 극복, 초고속 유선 통신 대응, 국내외 최고 성능 ADC 설계 기법 확보, IP 경쟁력 및 전문 인력 양성임.

본 연구의 궁극적인 목표는 “5G, 6G 그리고 Serdes 등 차세대 유/무선 통신을 위한 광대역, 고해상도, 저전력 ADC 구현”으로 세부 목표는 다음과 같다. 약 3년간의 연구 기간 동안 제안 구조 및 기법의 효과 검증을 위한 behavioral modeling 수립부터 실물 평가를 위한 칩 제작까지 포함한다. - Single channel (1/2...

본 과제는 3D NAND 플래시에서 64 레벨 등 멀티 스테이트를 더 안정적으로 프로그램/지우기하고, 센싱 잡음과 데이터 보존성 열화를 줄이기 위한 연구임. 요약문_연구목표는 고 이동도 이차원 TMD 채널 소재 발굴, 채널/절연 계면 트랩 및 양자점 전하 저장층 기반 메모리 소자 제작, 그리고 Narrow Vth 산포·RTN 포함 Noise 성분을 고려한 low noise(High resolution) 센싱 회로 제안에 있음. 요약문_연구내용은 두께별 에너지 밴드갭·low frequency noise로 트랩 밀도 간접 분석, Fowler-Nordheim(FN) 터널링과 전하 손실 메커니즘 시뮬레이션, 회로 관점 power/ground noise 및 PSRR 개선 구조·보상 회로 검증 수행임. 요약문_기대효과는 고 전류 확보와 정확한 센싱으로 back pattern dependency 및 멀티 스테이트 센싱 문제를 함께 완화함.