본 연구실은 인공지능(AI) 연산에 최적화된 집적회로(IC) 및 뉴로모픽 칩 설계에 중점을 두고 있습니다. 최근 AI의 발전과 함께, 하드웨어 수준에서의 효율적인 연산 구조가 필수적으로 요구되고 있습니다. 이를 위해 본 연구실에서는 FPGA/SoC 기반의 AI 가속기, 임베디드 시스템, 그리고 신경망 연산에 특화된 회로 구조를 설계 및 구현하고 있습니다. 특히, 스파이킹 뉴럴 네트워크(SNN)와 바이너리 신경망(BNN) 등 차세대 AI 모델에 적합한 저전력, 고효율 회로 설계가 주요 연구 주제입니다. 뉴로모픽 회로 설계는 인간의 뇌 구조와 유사한 정보 처리 방식을 하드웨어로 구현하는 분야로, 본 연구실은 신경망의 시냅스와 뉴런 동작을 모사하는 회로 구조를 개발하고 있습니다. 이러한 회로는 기존의 디지털 연산 방식과 달리, 이벤트 기반의 신호 처리와 저전력 동작이 가능하여, 웨어러블 디바이스, IoT, 의료용 신호 처리 등 다양한 응용 분야에 적용될 수 있습니다. 또한, SNN을 활용한 바이오메디컬 신호 분석, 뇌-컴퓨터 인터페이스(BCI), 질병 진단 등 실질적인 의료 응용 연구도 활발히 진행 중입니다. 이와 더불어, 본 연구실은 근사 연산(Approximate Computing) 기법을 활용하여 AI 연산의 에너지 효율을 극대화하는 연구도 수행합니다. 근사 가산기, 곱셈기, 분할기 등 다양한 연산 회로의 설계 및 최적화를 통해, 연산 정확도와 전력 소모 간의 균형을 맞추는 혁신적인 하드웨어 솔루션을 제시하고 있습니다. 이러한 연구는 엣지 컴퓨팅, 모바일 AI, 임베디드 시스템 등 차세대 AI 하드웨어 플랫폼의 핵심 기술로 자리매김하고 있습니다.

본 연구실은 첨단 반도체 공정(22nm 이하)에서의 VLSI(초대규모 집적회로) 설계와 CAD(Computer-Aided Design)/EDA(Electronic Design Automation) 도구 개발에 대한 연구를 활발히 진행하고 있습니다. 차세대 반도체 공정에서는 소자의 미세화와 함께 회로의 신뢰성, 제조 용이성(DFM), 설계-공정 최적화(DTCO) 등이 중요한 이슈로 대두되고 있습니다. 본 연구실은 이러한 문제를 해결하기 위해, 회로 설계와 공정 기술의 상호 최적화를 위한 분석 및 모델링, 그리고 DFM 영역의 다양한 설계 기법을 연구하고 있습니다. 특히 TSV(Through-Silicon Via) 기반 3D IC 설계, 저전력 회로 설계, 온-칩 전력 무결성 분석, 신호 무결성 분석 등 차세대 집적회로의 다양한 설계 및 분석 기법을 개발하고 있습니다. 3D IC는 여러 층의 칩을 적층하여 집적도를 높이고, 데이터 전송 지연을 최소화하는 첨단 기술로, 본 연구실은 TSV 구조의 최적화, 전력 및 신호 전달 특성 개선, 노이즈 저감 등 실질적인 설계 솔루션을 제시하고 있습니다. 또한, FinFET, GAA 등 신소자 기반의 회로 설계와 물리적 설계 최적화, 공정 변동성 대응 기법 등도 주요 연구 분야입니다. 이와 함께, 본 연구실은 EDA/CAD 도구를 활용한 회로 시뮬레이션, 칩 설계 자동화, 레이아웃 최적화, 회로-공정 상호작용 분석 등 실질적인 반도체 설계 자동화 기술을 연구합니다. Hspice, Virtuoso, Verilog HDL 등 다양한 상용 및 오픈소스 툴을 활용하여, 실제 칩 설계 및 검증, 시뮬레이션 기반의 성능 평가, 제조 공정과 연계된 설계 최적화 등을 수행하고 있습니다. 이러한 연구는 반도체 산업의 실질적인 경쟁력 강화와 차세대 시스템 반도체 개발에 기여하고 있습니다.