우리는 희소성 인지(in-DRAM) 행렬 매핑 기법과 이에 상응하는 DRAM 기반 가속 프레임워크인 SpDRAM을 새롭게 제안한다. SpDRAM은 희소 행렬-벡터 곱셈(SpMV)을 효율적으로 처리하기 위해 삼중 행 활성화(triple row activation) 방식을 활용한다. 우리는 희소성에 기반한 연산 감소가 DRAM 뱅크로의 행렬 매핑 방식에 크게 의존함을 확인했는데, DRAM 뱅크는 행 단위로 동작한다. 이러한 통찰을 바탕으로, 최소한의 설계 오버헤드로 행 연산의 감소를 최대화하기 위한 두 가지 상이한 행렬 매핑 기법을 개발하였다: 출력 인지 행렬 재배열(Output-aware Matrix Permutation, OMP)과 영 인지 행렬 열 정렬(Zero-aware Matrix Column Sorting, ZMCS). 또한, 우리는 행렬 값에서 흔히 나타나는 비트 수준의 희소성을 활용하여 인-뱅크(in-bank) 곱셈 연산에 필요한 유효 비트 폭을 감소시키는 곱셈 지연(Multiplication Deferring, MD) 기법을 제안한다. 평가 결과에 따르면, 우리의 인-DRAM 가속 방법들의 조합은 SpMV에 대한 최신 DRAM 기반 PIM 가속기를 능가하며, 광범위한 SpMV 작업에서 성능이 최대 $7.54\times$ 및 에너지 효율이 $22.4\times$ 향상된 것으로 나타났다.

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