제목

Multiple gate silicon 소자 기반universal logic-memory 셀 어레이 기술 개발

상세 설명

이 연구는 채널 재구성이 가능한 multiple gate silicon 소자를 기반으로, 모든 기본 로직 연산을 수행하고 연산 결과를 동시에 저장할 수 있는 *universal logic-memory 셀 어레이* 기술을 개발하여, 고속·고집적 연산 및 저장의 융합을 구현하는 것을 최종 목표로 한다. 기존 CMOS 기반 연산 시스템이 겪는 메모리 병목 문제를 극복하기 위해, 본 과제는 연산 소자와 메모리 소자를 하나의 다기능 구조로 통합한 새로운 하드웨어 패러다임을 제시하며, 2진법뿐 아니라 3진법 기반 로직 연산까지 수행 가능한 범용성을 갖춘다. 연구진은 wafer-scale 수준에서 적용 가능한 multiple gate 구조를 갖는 실리콘 나노선 소자의 구조 최적화 및 제조 공정 기술을 개발하였고, TCAD 시뮬레이션을 통해 vertical gate-all-around 구조에서의 채널 전도 재구성 메커니즘을 규명하였다. 이를 바탕으로, universal logic-memory 셀은 다양한 게이트 제어에 따라 NAND, NOR, XOR, MUX, full adder 등 다중 로직 연산을 선택적으로 수행하고 그 결과를 비휘발성 방식으로 저장할 수 있으며, 단일 셀에서 연산과 저장이 공존함으로써 시스템 효율을 극대화한다. 이러한 기술을 집적화하여 어레이 형태의 시작품을 구현하고, 이를 통해 3종 이상의 조합 로직 연산 기능과 메모리 성능을 실증하였다. 특히, 동일 구조 내에서 2진법과 3진법 연산을 모두 수행할 수 있는 융합 아키텍처는 향후 AI, 빅데이터, IoT, 엣지 컴퓨팅 등 메모리 중심 컴퓨팅 환경에 적합하며, 연산 효율성과 집적도, 에너지 절감 면에서 큰 이점을 제공한다. 본 기술은 기존의 분리된 로직-메모리 구조를 하나의 칩으로 통합하여 구현할 수 있는 원천 기술로서, 학술적 파급력과 함께 산업적으로도 고부가가치 창출이 가능한 차세대 반도체 플랫폼을 제시한다. 이를 통해 국내외 관련 산업체와의 기술이전, 사업화 추진이 가능하며, 장기적으로는 새로운 로직-메모리 융합 프로세서 구조의 상용화로 이어질 수 있을 것으로 기대된다.

기관명

고려대학교 산학협력단

예산

키워드

프로젝트 기간

2023년 04월 - 진행 중

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