커패시티브/플래시 기반 아날로그 PIM·CIM 뉴런 및 온칩 학습 하드웨어

Capacitive and flash-based analog PIM/CIM neuron circuits for on-chip learning

연구 내용

memcapacitor의 커패시티브 결합과 전하저장형 플래시 시냅스를 이용해 전압 합산 및 아날로그 누산을 수행하고 ADC 부담을 줄인 뉴런 회로로 AI 추론과 학습을 구현하는 연구

본 연구실은 메모리 반도체 특성을 인공지능 계산에 직접 활용하는 processing-in-memory 및 compute-in-memory 하드웨어를 중심으로 회로와 시스템을 통합 설계합니다. 전류 합산 방식이 갖는 IR-drop과 넓은 전류 범위 문제를 완화하기 위해, 부유 노드에서 capacitive coupling을 이용한 voltage-summation 기반 아날로그 MVM을 제안하고, differential 입력 전압으로 누산 결과가 안정적으로 형성되도록 회로를 구성합니다. 또한 charge-trap flash synapse array와 CMOS 기반 wordline 구동을 통합하여 successive integration-and-rescaling 뉴런을 아날로그 도메인에서 bit-sliced accumulation으로 수행함으로써 ADC 오버헤드를 줄입니다. 스파이킹 영역에서는 soft-reset 및 underflow 동작을 포함한 CMOS 뉴런 회로를 측정 데이터 기반으로 검증하며, stochastic computing과 spiking 신경망의 on-chip 학습을 위한 칩 수준 재설계 절차를 수행합니다.

관련 프로젝트

3건

연구 흐름

초기에는 eFlash 기반 PIM의 계산 연계 가능성을 목표로 하드웨어-소프트웨어 분할과 시스템 레벨 시뮬레이터를 구축하는 방향으로 연구를 진행했습니다. 이후 스파이킹 인공신경망에서는 stochastic computing을 결합하여 온칩 학습이 가능한 회로 동작을 검증하고, 측정 기반 재설계를 통해 칩 tape-out으로 확장했습니다. 2023년 이후에는 memcapacitor 소자와 CMOS 로직 공정 호환성을 전제로 전압 합산 기반 PIM을 수행하며, IR-drop 저감과 아날로그 표현을 통한 회로 단순화를 확인했습니다. 2025년에는 charge-trap flash synapse array와 successive integration-and-rescaling 뉴런을 통합한 아날로그 processing-in-memory 시스템을 구현하여 ADC 부담을 줄이는 시스템 성격을 강화했습니다.

활용 가능성

활용 가능성은 알앤디써클 특화 AI 에이전트가 생성한 내용으로, 실제 연구 가능 여부는 연구실과의 논의가 필요합니다.

memcapacitor 기반 시냅스 소자 어레이
voltage-summation analog MVM
IR-drop 완화 아날로그 누산
ADC-free 또는 ADC 부담 최소화 뉴런
charge-trap flash 기반 PIM 인퍼런스
스파이킹 SNN 하드웨어 가속기
on-chip learning 가능한 stochastic 뉴런
CMOS 호환 임베디드 플래시 구동
실시간 edge AI 추론 플랫폼
칩-온-보드 PIM 패키징 구조