본 논문은 접지 차폐 입력 결합 커패시터를 갖는 884-MHz, −41.8-dBm 입력 전력 민감도를 위한 570-스테이지 CMOS RF-DC 정류기의 분석 및 설계를 제시한다. 먼저, MOS 트랜지스터의 비선형 입력 저항을 포함하고 입력 결합 커패시터에 $\Delta$ -Y 변환을 적용함으로써 N-스테이지 CMOS RF-DC 정류기의 입력 임피던스 모델을 제시하였다. 개발된 모델을 바탕으로 N-스테이지 RF-DC 정류기의 정상상태 및 과도 해석을 수행하였다. 해석 결과에 따르면, RF-DC 정류기가 더 많은 정류 셀을 포함할수록 입력 전력 민감도는 증가한다. 그러나 다수의 정류 셀을 통합하면 일반적으로 매칭 네트워크의 수동 증폭 이득이 감소하므로 원하는 결과로 이어지지 않을 수 있다. 본 논문에서는 입력 결합 커패시터 아래에 금속 접지 차폐 평면을 채택한 RF-DC 정류기를 제안함으로써, 수동 증폭 이득의 저하 없이 최대 570개의 정류 셀을 통합하였다. 그 결과, 28nm CMOS 공정에서 구현된 884-MHz, 570-스테이지 RF-DC 정류기는 출력 DC 전압 1V에서 측정된 입력 전력 민감도 −41.8dBm을 달성하였다. 또한 저장 커패시터가 1nF일 때 0.88V에서 1.0V로 재충전하는 시간은 11.1초이다.

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