본 논문은 비교적 소량의 입력 RF 전력으로부터 상당한 양의 에너지를 효과적으로 수확하는 듀티-사이클 기반 주변 RF 에너지 하베스터(RFEH) IC의 분석 및 설계를 제시한다. 우리는 정류기 전류, 전력 관리 장치(PMU) 전류, 커패시터 전류, 부하 전류를 고려하여 듀티-사이클 주변 RFEH의 시스템 모델을 새롭게 개발하였다. 이러한 시스템 모델을 바탕으로 커패시터 충전 전력을 정의하고 전력 변환 효율(PCE)을 분석하였다. 분석 결과로부터 주어진 출력 DC 전압에서 PCE를 최대화하는 최적의 입력 RF 전력을 도출할 수 있었다. 이 최적 입력 RF 전력과 PCE를 함께 고려하고, 수동 증폭 이득 및 충전 시간을 동시에 고려하여 RF-DC 정류기의 설계 파라미터를 최적화하였다. 회로 구현을 위해 RF-DC 정류기의 입력 결합 금속-산화물-금속(MOM) 커패시터를 상대적으로 기생 저항이 낮은 P-diffusion 영역 위에 배치하고, PMU의 전력 소모를 최소화했으며, 커패시터 누설 전류를 고려하여 PCE를 향상시켰다. 듀티-사이클 주변 RFEH IC는 28nm 1P11M CMOS 공정에서 구현되었고, 활성 다이 면적은 0.047mm²이다. 이 IC는 884MHz에서 –35.2dBm 입력 RF 전력으로부터 1.6시간 동안 8.7{bc } J를 하베스팅할 수 있음을 입증하였다. 저장 커패시턴스가 0.47{bc } F이고 PMU가 동작 중일 때, 측정된 입력 전력 감도는 출력 DC 전압 0.87V에서 –40.8dBm이다.

본 논문에서는 단일 종단(single-ended) 임계전압 보상(threshold-voltage compensated) CMOS RF-dc 정류기에서 nMOS-pMOS(NP)형 셀을 nMOS-nMOS(NN)형 또는 pMOS-pMOS(PP)형 셀 대신 사용하는 것의 장점을 간략히 논의한다. NP형 셀을 채택함으로써, 기생(para sitic) 긴 도선(interconnection) 배선의 커패시턴스, 딥 N-웰에서 P-웰로의 P-substrate 접합 커패시턴스, 그리고 추가 바디 효과(body effect)로 인해 생성된 출력 dc 전압이 저하되는 문제를 회피할 수 있다. 비교를 위해, 28-nm 1P11M CMOS 공정에서 두 개의 RF-dc 정류기를 구현하였다. 측정 결과, NP형 셀이 적용된 구현된 RF-dc 정류기는 입력 전력 감도에서 0.7-dB 더 높은 성능을 달성하였으며, NN형 셀이 적용된 다른 정류기보다 $3\times$ 더 빠른 재충전 시간을 보였다.