본 논문은 비교적 소량의 입력 RF 전력으로부터 상당한 양의 에너지를 효과적으로 수확하는 듀티-사이클 기반 주변 RF 에너지 하베스터(RFEH) IC의 분석 및 설계를 제시한다. 우리는 정류기 전류, 전력 관리 장치(PMU) 전류, 커패시터 전류, 부하 전류를 고려하여 듀티-사이클 주변 RFEH의 시스템 모델을 새롭게 개발하였다. 이러한 시스템 모델을 바탕으로 커패시터 충전 전력을 정의하고 전력 변환 효율(PCE)을 분석하였다. 분석 결과로부터 주어진 출력 DC 전압에서 PCE를 최대화하는 최적의 입력 RF 전력을 도출할 수 있었다. 이 최적 입력 RF 전력과 PCE를 함께 고려하고, 수동 증폭 이득 및 충전 시간을 동시에 고려하여 RF-DC 정류기의 설계 파라미터를 최적화하였다. 회로 구현을 위해 RF-DC 정류기의 입력 결합 금속-산화물-금속(MOM) 커패시터를 상대적으로 기생 저항이 낮은 P-diffusion 영역 위에 배치하고, PMU의 전력 소모를 최소화했으며, 커패시터 누설 전류를 고려하여 PCE를 향상시켰다. 듀티-사이클 주변 RFEH IC는 28nm 1P11M CMOS 공정에서 구현되었고, 활성 다이 면적은 0.047mm²이다. 이 IC는 884MHz에서 –35.2dBm 입력 RF 전력으로부터 1.6시간 동안 8.7{bc } J를 하베스팅할 수 있음을 입증하였다. 저장 커패시턴스가 0.47{bc } F이고 PMU가 동작 중일 때, 측정된 입력 전력 감도는 출력 DC 전압 0.87V에서 –40.8dBm이다.

본 논문에서는 단일 종단(single-ended) 임계전압 보상(threshold-voltage compensated) CMOS RF-dc 정류기에서 nMOS-pMOS(NP)형 셀을 nMOS-nMOS(NN)형 또는 pMOS-pMOS(PP)형 셀 대신 사용하는 것의 장점을 간략히 논의한다. NP형 셀을 채택함으로써, 기생(para sitic) 긴 도선(interconnection) 배선의 커패시턴스, 딥 N-웰에서 P-웰로의 P-substrate 접합 커패시턴스, 그리고 추가 바디 효과(body effect)로 인해 생성된 출력 dc 전압이 저하되는 문제를 회피할 수 있다. 비교를 위해, 28-nm 1P11M CMOS 공정에서 두 개의 RF-dc 정류기를 구현하였다. 측정 결과, NP형 셀이 적용된 구현된 RF-dc 정류기는 입력 전력 감도에서 0.7-dB 더 높은 성능을 달성하였으며, NN형 셀이 적용된 다른 정류기보다 $3\times$ 더 빠른 재충전 시간을 보였다.

본 논문은 접지 차폐 입력 결합 커패시터를 갖는 884-MHz, −41.8-dBm 입력 전력 민감도를 위한 570-스테이지 CMOS RF-DC 정류기의 분석 및 설계를 제시한다. 먼저, MOS 트랜지스터의 비선형 입력 저항을 포함하고 입력 결합 커패시터에 $\Delta$ -Y 변환을 적용함으로써 N-스테이지 CMOS RF-DC 정류기의 입력 임피던스 모델을 제시하였다. 개발된 모델을 바탕으로 N-스테이지 RF-DC 정류기의 정상상태 및 과도 해석을 수행하였다. 해석 결과에 따르면, RF-DC 정류기가 더 많은 정류 셀을 포함할수록 입력 전력 민감도는 증가한다. 그러나 다수의 정류 셀을 통합하면 일반적으로 매칭 네트워크의 수동 증폭 이득이 감소하므로 원하는 결과로 이어지지 않을 수 있다. 본 논문에서는 입력 결합 커패시터 아래에 금속 접지 차폐 평면을 채택한 RF-DC 정류기를 제안함으로써, 수동 증폭 이득의 저하 없이 최대 570개의 정류 셀을 통합하였다. 그 결과, 28nm CMOS 공정에서 구현된 884-MHz, 570-스테이지 RF-DC 정류기는 출력 DC 전압 1V에서 측정된 입력 전력 민감도 −41.8dBm을 달성하였다. 또한 저장 커패시터가 1nF일 때 0.88V에서 1.0V로 재충전하는 시간은 11.1초이다.

이 논문은 970-MHz, 108단 CMOS(non-supply) 환경 라디오 주파수(RF) 에너지 하베스터(RFEH)의 $-$ 36.5-dBm 입력 전력 감도를 분석하고 설계한 내용을 제시한다. 우리는 RFEH의 입력 전력 감도, 수동 증폭 이득 및 충전 시간을 유도하기 위해, RFEH에 대한 과도(Transient) 분석뿐만 아니라 정상상태(Steady-state) 분석을 새롭게 제시하였다. 전력 변환 효율(PCE) 대신, 에너지 변환 효율(ECE)을 새롭게 정의하고, RFEH의 입력 전력 감도를 향상시키기 위해 온/오프 전력 관리 기법을 채택했으므로 설계 최적화에 충전 시간을 사용하고자 제안한다. 시제품 RFEH는 28-nm 1P11M CMOS 공정에 구현되었으며, 활성 다이 면적은 0.025 mm ${}^2$ 이다. 출력 dc 전압이 1.0 V일 때, 970 MHz에서 측정된 입력 전력 감도는 $-$ 36.5 dBm까지 높다. 저장 커패시턴스가 1 nF일 때, 0.08 V에서 1.0 V까지의 초기 충전 시간은 8.5 s이며, 0.89 V에서 1.0 V까지의 재충전 시간은 3.9 s이다. 이러한 결과는 유도된 식에 의해 예측된 값들과의 양호한 일치성을 보여준다.

본 논문은 비교적 소량의 입력 RF 전력으로부터 상당한 양의 에너지를 효과적으로 수확하는 듀티-사이클 기반 주변 RF 에너지 하베스터(RFEH) IC의 분석 및 설계를 제시한다. 우리는 정류기 전류, 전력 관리 장치(PMU) 전류, 커패시터 전류, 부하 전류를 고려하여 듀티-사이클 주변 RFEH의 시스템 모델을 새롭게 개발하였다. 이러한 시스템 모델을 바탕으로 커패시터 충전 전력을 정의하고 전력 변환 효율(PCE)을 분석하였다. 분석 결과로부터 주어진 출력 DC 전압에서 PCE를 최대화하는 최적의 입력 RF 전력을 도출할 수 있었다. 이 최적 입력 RF 전력과 PCE를 함께 고려하고, 수동 증폭 이득 및 충전 시간을 동시에 고려하여 RF-DC 정류기의 설계 파라미터를 최적화하였다. 회로 구현을 위해 RF-DC 정류기의 입력 결합 금속-산화물-금속(MOM) 커패시터를 상대적으로 기생 저항이 낮은 P-diffusion 영역 위에 배치하고, PMU의 전력 소모를 최소화했으며, 커패시터 누설 전류를 고려하여 PCE를 향상시켰다. 듀티-사이클 주변 RFEH IC는 28nm 1P11M CMOS 공정에서 구현되었고, 활성 다이 면적은 0.047mm²이다. 이 IC는 884MHz에서 –35.2dBm 입력 RF 전력으로부터 1.6시간 동안 8.7{bc } J를 하베스팅할 수 있음을 입증하였다. 저장 커패시턴스가 0.47{bc } F이고 PMU가 동작 중일 때, 측정된 입력 전력 감도는 출력 DC 전압 0.87V에서 –40.8dBm이다.

본 논문에서는 단일 종단(single-ended) 임계전압 보상(threshold-voltage compensated) CMOS RF-dc 정류기에서 nMOS-pMOS(NP)형 셀을 nMOS-nMOS(NN)형 또는 pMOS-pMOS(PP)형 셀 대신 사용하는 것의 장점을 간략히 논의한다. NP형 셀을 채택함으로써, 기생(para sitic) 긴 도선(interconnection) 배선의 커패시턴스, 딥 N-웰에서 P-웰로의 P-substrate 접합 커패시턴스, 그리고 추가 바디 효과(body effect)로 인해 생성된 출력 dc 전압이 저하되는 문제를 회피할 수 있다. 비교를 위해, 28-nm 1P11M CMOS 공정에서 두 개의 RF-dc 정류기를 구현하였다. 측정 결과, NP형 셀이 적용된 구현된 RF-dc 정류기는 입력 전력 감도에서 0.7-dB 더 높은 성능을 달성하였으며, NN형 셀이 적용된 다른 정류기보다 $3\times$ 더 빠른 재충전 시간을 보였다.

본 논문은 접지 차폐 입력 결합 커패시터를 갖는 884-MHz, −41.8-dBm 입력 전력 민감도를 위한 570-스테이지 CMOS RF-DC 정류기의 분석 및 설계를 제시한다. 먼저, MOS 트랜지스터의 비선형 입력 저항을 포함하고 입력 결합 커패시터에 $\Delta$ -Y 변환을 적용함으로써 N-스테이지 CMOS RF-DC 정류기의 입력 임피던스 모델을 제시하였다. 개발된 모델을 바탕으로 N-스테이지 RF-DC 정류기의 정상상태 및 과도 해석을 수행하였다. 해석 결과에 따르면, RF-DC 정류기가 더 많은 정류 셀을 포함할수록 입력 전력 민감도는 증가한다. 그러나 다수의 정류 셀을 통합하면 일반적으로 매칭 네트워크의 수동 증폭 이득이 감소하므로 원하는 결과로 이어지지 않을 수 있다. 본 논문에서는 입력 결합 커패시터 아래에 금속 접지 차폐 평면을 채택한 RF-DC 정류기를 제안함으로써, 수동 증폭 이득의 저하 없이 최대 570개의 정류 셀을 통합하였다. 그 결과, 28nm CMOS 공정에서 구현된 884-MHz, 570-스테이지 RF-DC 정류기는 출력 DC 전압 1V에서 측정된 입력 전력 민감도 −41.8dBm을 달성하였다. 또한 저장 커패시터가 1nF일 때 0.88V에서 1.0V로 재충전하는 시간은 11.1초이다.

이 논문은 970-MHz, 108단 CMOS(non-supply) 환경 라디오 주파수(RF) 에너지 하베스터(RFEH)의 $-$ 36.5-dBm 입력 전력 감도를 분석하고 설계한 내용을 제시한다. 우리는 RFEH의 입력 전력 감도, 수동 증폭 이득 및 충전 시간을 유도하기 위해, RFEH에 대한 과도(Transient) 분석뿐만 아니라 정상상태(Steady-state) 분석을 새롭게 제시하였다. 전력 변환 효율(PCE) 대신, 에너지 변환 효율(ECE)을 새롭게 정의하고, RFEH의 입력 전력 감도를 향상시키기 위해 온/오프 전력 관리 기법을 채택했으므로 설계 최적화에 충전 시간을 사용하고자 제안한다. 시제품 RFEH는 28-nm 1P11M CMOS 공정에 구현되었으며, 활성 다이 면적은 0.025 mm ${}^2$ 이다. 출력 dc 전압이 1.0 V일 때, 970 MHz에서 측정된 입력 전력 감도는 $-$ 36.5 dBm까지 높다. 저장 커패시턴스가 1 nF일 때, 0.08 V에서 1.0 V까지의 초기 충전 시간은 8.5 s이며, 0.89 V에서 1.0 V까지의 재충전 시간은 3.9 s이다. 이러한 결과는 유도된 식에 의해 예측된 값들과의 양호한 일치성을 보여준다.

그리고 보정의 표준오차(calibration standard error, SEC)는 각각 0.365 및 0.686 °Bx였다.

본 논문은 주변 RF 에너지 수확을 위한 884MHz CMOS RF-DC 정류기를 제시한다. 일반적으로 RF-DC 정류기는 정류기 셀의 개수가 많을수록 입력 전력 민감도가 증가한다. 그러나 다수의 정류기 셀을 통합하면 통상적으로 매칭 네트워크의 수동 증폭 이득이 감소하여 바람직한 결과로 이어지지 않을 수 있다. 본 논문에서 제안하는 RF-DC 정류기는 입력 결합 커패시터 아래에 금속 접지 실드 플레인을 채택하여, 수동 증폭 이득을 저하시키지 않으면서 최대 570개의 정류기 셀을 포함한다. 이를 통해 28nm 1P11M CMOS 공정에서 구현된 884MHz, 570단 RF-DC 정류기는 1V 출력 DC 전압에서 측정된 입력 전력 민감도 −41.8dBm을 달성한다. 또한 저장 커패시터가 1nF일 때 0.88V에서 1.0V로 재충전하는 시간은 11.1초이다. 아울러 주변 LTE 다운링크 신호를 이용한 전파상(Over-the-air) 기능이 실제 환경에서 시연되었다.

-폴리 저항기와 PMOS 트랜지스터 및 세 개의 전류 스타베이션 인버터 지연 셀로 구성된 간단한 전류 제어 발진기를 포함하는 전류원이 제안된다. 이 전류원은 단순한 아키텍처에 기반하고 있음에도 불구하고, 피드백 루프를 사용하여 폴리 저항기에서 온도 의존 전류를 생성하는 기존 방식에 비해 온도 선형성이 더 우수하다. 본 온도 센서는 0.18 μm 1P6M CMOS 공정으로 설계되었다. 레이아웃 후 시뮬레이션에서, 20 °C와 80 °C에서 각각 2점 보정(two point calibration)을 수행한 후 0~100 °C의 온도 범위에 대해 온도 오차를 -1.0~+0.7 °C 범위 내에서 측정하였다. 온도 분해능은 0.32 °C로 설정되었으며, 온도-디지털 변환 속도는 50 kHz였다. 에너지 효율은 1.4 nJ/sample이며, 공급 전압 감도는 27 °C에서 0.077 °C/mV로 나타났고, 공급 전압은 1.65~1.95 V 범위에서 변동한다.

온도 분해능은 0.49 °C였으며, 2점 보정 후 0~100 °C 범위에서 온도 오차는 -1.6~+0.6 °C였다. 공급 전압 감도는 0.085 °C/mV였다. 변환 속도는 25 kHz였고, 에너지 효율은 샘플당 7.2 nJ였다.

시간 영역 complementary metal-oxide-semiconductor(CMOS) 온도 센서는 전통적으로 오랫동안 측정해 온 전압 및/또는 전류 신호가 아니라, 주파수, 주기 및/또는 지연 시간을 측정함으로써 감지 장치의 온도를 추정한다. 본 논문에서는 새로 정의된 온도 추정 함수를, 두 개의 측정된 시간 영역 신호의 비(ratio)로 사용하여 시간 영역 CMOS 온도 센서를 열두 가지 유형으로 분류한다. 문헌에 발표된 분류된 시간 영역 CMOS 온도 센서들은 온도 변환율, 다이 면적, 공정 변이 보상, 온도 오차, 전원 전압 감도 등에서 각각 서로 다른 특성을 보인다. 이러한 특성들을 바탕으로, 주어진 요구 사양을 만족시키기 위해 열두 가지 유형 중에서 가장 적절한 것을 선택할 수 있다.