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하순회 연구실
서울대학교 컴퓨터공학부
하순회 교수
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하순회 연구실

서울대학교 컴퓨터공학부 하순회 교수

하순회 연구실은 내장형시스템과 하드웨어-소프트웨어 통합설계를 중심으로, 멀티코어·MPSoC 기반 병렬 소프트웨어 개발, 실시간 성능 분석, AI 프로세서 및 신경망 가속기 설계, IoT·로봇을 위한 분산 지능 플랫폼까지 폭넓게 연구하며, 전력·성능·실시간성·신뢰성을 동시에 만족하는 차세대 지능형 컴퓨팅 시스템 구현에 주력하고 있다.

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내장형시스템과 하드웨어-소프트웨어 통합설계 thumbnail
내장형시스템과 하드웨어-소프트웨어 통합설계
주요 논문
5
논문 전체보기
1
article
|
인용수 10
·
2024
Optimization of Task Allocation for Resource-Constrained Swarm Robots
Woosuk Kang, Eunjin Jeong, Sungjun Shim, Soonhoi Ha
IF 6.4
IEEE Transactions on Automation Science and Engineering
While task allocation of swarm robots has been extensively researched, resource constraints of robots are rarely considered. In this work, we propose two novel task allocation methods robust to robot failures while considering the resource constraint, limited communication range, and deadline constraint of tasks. The first method, STA (static task allocation) method, finds an optimal task allocation solution at compile-time in terms of the minimum expected finish time, using answer set programming. On the other hand, the DTA (dynamic task allocation) method determines the task candidates for each robot at compile-time considering the resource constraint. It lets each robot select a task autonomously at run-time iteratively by exchanging the task allocation information with its neighbor robots. We assess the efficacy of our methods across three distinct environments: a numerical simulation, a swarm robotics simulation, and real robots. Experimental results show that the proposed methods can effectively tolerate robot failures, and the DTA method is superior to the STA method as the probability of robot failure increases. However, the STA method also exhibits consistent performance and superiority when faced with limitations in inter-robot communication. Additionally, we validate the feasibility of our method in a real-world context by conducting experiments with actual robots. <italic xmlns:mml="http://www.w3.org/1998/Math/MathML" xmlns:xlink="http://www.w3.org/1999/xlink">Note to Practitioners</i> —The motivation of this work is to explore how to allocate tasks efficiently to swarm robots to ensure timely completion despite occasional robot failures. In search-and-rescue scenarios, such as in the aftermath of a disaster, the effective use of swarm robots is vital, and the time taken to search is crucial to rescuing individuals within a critical time. Various approaches have been proposed to tackle this problem, taking into account time constraints. However, few studies have considered the impact of hardware constraints on robots. To address this issue, this paper proposes two new strategies to find an optimal allocation: the Static Task Allocation (STA) method and the Dynamic Task Allocation (DTA) method. Our methods are evaluated both on real robots and in simulation environments, demonstrating their suitability for practical application.
https://doi.org/10.1109/tase.2024.3389013
Robot
Computer science
Task (project management)
Swarm robotics
Resource allocation
Swarm behaviour
Context (archaeology)
Artificial intelligence
Distributed computing
Set (abstract data type)
2
article
|
인용수 3
·
2023
A novel hierarchical edge-based architecture for service oriented IoT
E.C. Kim, Taehyeong Son, Soonhoi Ha
IF 7.6
Internet of Things
https://doi.org/10.1016/j.iot.2023.100939
Computer science
Scalability
Internet of Things
Enhanced Data Rates for GSM Evolution
Edge computing
Distributed computing
Service (business)
Scheduling (production processes)
Architecture
Edge device
3
article
|
인용수 1
·
2012
Prolog to the Section on Hardware/Software Codesign
Soonhoi Ha
IF 25.9
Proceedings of the IEEE
https://doi.org/10.1109/jproc.2012.2187138
Section (typography)
Computer science
Prolog
Software
Programming language
Software engineering
Embedded system
Operating system
정부 과제
34
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1
주관|
2022년 3월-2024년 12월
|1,558,992,000
지능형 카메라 ISP SoC
[2차년도 개발내용] - 주관연구개발기관(비트리) • ISP to NPU Interface Architecture 하드웨어 설계 • FPGA 검증을 위한 F/W 개발 • FPGA 검증을 위한 Top RTL 설계 • FPGA 검증을 위한 윈도 프로그램 개발 • FPGA 보드를 이용한 WDR/3D-NR/SCALER/AE/AWB 기능 검증 • 영상 처리 블록에 대한 합성 및 타이밍 개선 작업 진행 - 공동연구개발기관 1(서울대학교 산학협력단) • 개발한 설계 코드를 기반으로 공동연구개발기관인 알파홀딩스로부터 자문을 받아 수정 및 개선 • 멀티코어 가속기 구조 개발 • FPGA를 사용한 NPU 검증환경 구축 및 검증 · FPGA 검증 시스템 개발 · FPGA 개발용 SW 환경 구축 · FPGA 검증으로 Functional Correctness 검증 및 성능 예측 • 신경망 가속기 구동 펌웨어 개발 • 신경망 가속기 SDK/NDK 개발 - 공동연구개발기관 2(알파홀딩스) • Chip Size Estimation · 선정된 공정과 이에 따른 IP별 Size를 정보를 수집하여 Chip Size 구체화 • 최종 IP 선정 및 SoC Bus 구조 최적화 · Chip Size Estimation 정보를 바탕으로 IP(NPU)의 개수와 외부 인터페이스 조정하고 이에 따른 Bus 구조를 최적화. • SoC RTL 설계 · IP Integration, Clock/Reset 구조 설계 · Pre Physical Implementation 및 검증 결과에 따라 SoC RTL 수정 및 보완 • SoC 검증 · 수립한 시나리오에 다른 Performance 검증 • Power Estimation · 시나리오에 따른 전력 소비량 예상 · Pre Physical Implementation과 최종 Physical Implementation 결과로 2차례 수행 • Pre Physical Implementation · Power/Size Estimation을 위한 Block 혹은 Top 합성 및 Layout 진행 • Physical Implementation · Chip으로 제작하기 위해 모든 IP, IO, Block 배치를 하는 Floorplan부터 각 Cell을 배치시키는 Place, Cell간 Signal을 연결시키는 Routing을 수행 • Pre / Post simulation · 합성 및 Layout 이후 netlist. sdf를 이용하여 진행하며 이를 통해 Physical Implementation과정의 정합성을 보완
머신비전
시스템반도체
엣지컴퓨팅
영상신호처리
인공지능
2
주관|
2022년 3월-2024년 12월
|1,116,119,000
지능형 카메라 ISP SoC
[1차년도 개발내용] - 주관연구개발기관(비트리) • FHD 카메라 영상을 실시간 처리 가능한 ISP RTL 설계 · 영상 처리를 위한 LSC/Interpolation/CCM/Gamma/ NR/SHARP/HDR 종합하여각 블록은 외부 Pipeline 행태로 연결되어 다음 블록으로 영상 데이터가 전달 • 140dB 이상의 Dynamic Range를 가지는 WDR 알고리즘 개발 및 RTL 설계 · CIS(CMOS Image Sensor)는 일반적으로 60dB 정도의 Dynamic Range를 가진다. 이경우 발생하는 밝기표현의 한계를 해결하기 위해 노출이 다른 두 개의 이미지를 촬영 후 합성해 Dynamic Range가 큰 이미지를 만듦 • 저조도 노이즈 개선을 위한 3D-NR 알고리즘 개발 및 RTL 설계 · 저조도 상황에서 노이즈를 개선하기 위해서 이전 프레임의 여러 장의 이미지를 참조해서 노이즈를 제거 • 고화질 이미지 스케일러 알고리즘 개발 및 RTL 설계 · 이미지 확대 또는 축소 시 발생하는 이미지 열화를 최소화하기 위해 특별하게 고안된 3rd order Polynomial Interpolation 방식사용 · WDR/3D-NR/ISP/SCALER의 실시간 검증을 위한 FPGA 보드 개발 - 공동연구개발기관 1(서울대학교 산학협력단) • 서울대가 보유하고 있는 NPU인 MIDAP IP의 가상 프로토타입 환경을 이용하여 신경망 응용 성능 예측 • 신경망 벤치마킹 네트워크를 효율적으로 지원하기 위한 가속기 구조 개선 • 신경망 성능을 높이기 위한 컴파일러 최적화 • 신경망 설계 코드(RTL) 개발 • RTL 시뮬레이터를 통한 신경망 가속기 설계 코드 검증 - 공동연구개발기관 2(알파홀딩스) • IP 수집 및 기능 검토 · 핵심 IP인 ISP, NPU를 포함하여 MIPI, DDR, Flash, CPU IP 선정을 위한 정보를 수집하고 기능을 검토 · IP별 개발 일정을 확인 · Edge 및 이동용 로봇 응용에서 요구하는 데이터 처리속도를 위한 IP 별 동작 주파수 요구사항 확인 · Edge 및 이동용 로봇 응용에서 외부 통신을 위한 효율적 Interface 장치 분석 • Block 수준에서의 IP 검증 · Integration 전 Block 수준에서의 IP 검증을 진행하여 IP 수정 및 보완을 진행 • SoC 구조 설계 · CPU, ISP, NPU, MIPI, 기타 Peripherals가 사용되며, 이를 사용한 Platform의 효율화, 최적화를 진행하여 성능 및 Size 측면에서 최대 효율을 갖는 Bus 구성 · 동작 주파수와 Performance를 고려하여 IP별 Bandwidth 분
머신비전
시스템반도체
엣지컴퓨팅
영상신호처리
인공지능
3
2022년 3월-2024년 12월
|804,826,000
지능형 카메라 ISP SoC
o 저전력(2 TOPS/W) 및 응용에 대해 효율적(Average MAC Utilization > 15~40%)으로 동작하는 신경망 가속기 IP 개발- 저전력(2 TOPS/W)으로 동작하는 신경망 가속기 개발을 통해 임베디드 환경에서 디바이스 운용시간 연장- 신경망 가속기 내부 곱셈-누산기 평균 사용률(Average MAC Utilization > ...
인공지능
시스템반도체
영상신호처리
엣지컴퓨팅
머신비전
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상태출원연도과제명출원번호상세정보
공개2024DMA 컨트롤러 기반 메모리 접근 시간 모델링 장치 및 방법1020240094733
등록2023임베디드 소프트웨어의 최대 메모리 사용량 예측 방법 및 이를 위한 장치1020230139743
공개2022뉴럴 네트워크 연산 장치 및 방법1020220141649
전체 특허

DMA 컨트롤러 기반 메모리 접근 시간 모델링 장치 및 방법

상태
공개
출원연도
2024
출원번호
1020240094733

임베디드 소프트웨어의 최대 메모리 사용량 예측 방법 및 이를 위한 장치

상태
등록
출원연도
2023
출원번호
1020230139743

뉴럴 네트워크 연산 장치 및 방법

상태
공개
출원연도
2022
출원번호
1020220141649