광통신 칩렛 기반 고속·저잡음 클럭킹 네트워크 설계

High-speed, Low-noise Clocking Networks for Optical-communication Chiplets

연구 내용

칩렛 환경에서 광통신을 연계한 고속·저잡음 클럭킹 네트워크를 설계하고 전력과 신호 무결성을 동시 최적화하는 연구

칩렛 기반 시스템에서 고속 데이터 전송을 안정적으로 동기화하기 위해 저잡음 클럭 분배 구조와 구동 파라미터를 설계합니다. 광통신 경로를 고려하여 클럭 신호의 지터와 전력 소모를 함께 낮추는 방향으로 회로 및 시스템 레벨 설계를 수행합니다. 또한 칩렛 간 타이밍 정합과 전원/잡음 환경을 반영한 성능 검증 항목을 정의하여 설계-측정-개선을 반복하는 절차를 보유하고 있습니다.

관련 프로젝트

1건

연구 흐름

초기에는 광통신 칩렛을 대상으로 고속·저전력·저잡음 클럭킹 요구사항을 도출하고, 클럭 분배 구조의 후보를 회로 수준에서 비교하는 단계로 연구를 수행했습니다. 이후 2024년부터는 실제 시스템 조건을 반영한 설계 사양을 고정하고, 전력 소모와 잡음 특성을 함께 평가하는 측정 체계를 구축했습니다. 최근에는 칩렛 간 타이밍 정합과 신호 무결성 중심으로 반복 최적화를 수행하여 구현 가능성이 높은 설계안을 도출하는 방향으로 진행하고 있습니다.

활용 가능성

활용 가능성은 알앤디써클 특화 AI 에이전트가 생성한 내용으로, 실제 연구 가능 여부는 연구실과의 논의가 필요합니다.

광통신 인터커넥트 동기 클럭 생성
멀티칩렛 시스템 타이밍 정합
고속 데이터링크 지터 저감 모듈
저전력 클럭 분배 회로
고신뢰 동기 신호 인터페이스
칩렛 기반 병렬 연산 동기화
통신용 저잡음 PLL/클럭 트리 설계
열·전원 변동 내성 클럭 설계
차세대 패키징 동기화 인프라
고속 장비용 클럭품질 평가 플랫폼