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추민성 연구실
연세대학교 전기전자공학부 추민성 교수
고속 반도체 집적회로
칩렛
광통신 클럭킹 네트워크
연구 영역
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추민성 연구실

연세대학교 전기전자공학부 추민성 교수

추민성 연구실은 전기전자공학부 기반의 고속 반도체 집적회로 설계와 회로 시스템 기술을 중심으로 연구를 수행합니다. 칩렛 환경에서 광통신을 연계한 고속·저잡음 클럭킹 네트워크를 설계하고, 전력과 신호 무결성을 고려한 동기화 구조를 검증합니다. 또한 강화학습을 활용한 아날로그 집적회로 설계와 회로측정 피드백 기반의 최적화 절차를 수행하여 설계-검증 워크플로를 구축합니다. 더불어 PUF 기반 보안키 생성과 CiM 기반 프로세싱 인 메모리 연산 구조를 연구하여 보안과 연산 효율을 함께 고려하는 방향의 원천 기술을 확보하고 있습니다.

고속 반도체 집적회로칩렛광통신 클럭킹 네트워크아날로그 집적회로 설계강화학습 기반 회로 최적화
대표 연구 분야
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광통신 칩렛 기반 고속·저잡음 클럭킹 네트워크 설계 thumbnail
광통신 칩렛 기반 고속·저잡음 클럭킹 네트워크 설계
High-speed, Low-noise Clocking Networks for Optical-communication Chiplets
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최신 논문
41
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1
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2026
IGA-SRAM: A Compact SRAM-based IMC Engine for Binary/Ternary Deep Neural Networks with ADC-Less and Error-Aware Training Algorithm
Shin-Uk Kang, Dong-Hyun Lee, Min-Gwon Song, Mingoo Seok, Min-Seong Choo
IF 3.8 (2026)
IEEE Journal on Emerging and Selected Topics in Circuits and Systems
이 연구는 이진 및 삼진 신경망(BNNs/TNNs)의 에너지 효율적인 추론을 위한 6T SRAM 기반 아날로그 메모리 내 연산(A-IMC) 매크로를 제시한다. 기존의 A-IMC 아키텍처는 고해상도 아날로그-디지털 변환기(ADC)로 인해 면적과 전력 오버헤드가 상당히 크다는 한계가 있다. 이에 본 연구에서는 1비트 감지 증폭기(SA)에 기반한 ADC-less 연산 방식을 제안하며, 양자화로 인한 성능 저하를 완화하는 새로운 학습 알고리즘을 함께 제공한다. 하드웨어 단순성을 유지하기 위해 소형 6T 비트셀 구조를 채택하고, 효율적인 삼진 입력 인코딩을 위해 이중 워드라인(WLs)을 도입한다. 또한 1비트 부분합(partial sum) 양자화가 존재하는 상황에서도 안정적이고 정확한 기울기 역전파를 가능하게 하는 미분 가능 양자화 대리자(differentiable quantization surrogate)인 임펄스 가우시안 근사(IGA)를 제안한다. 더 나아가, EAT(error-aware training) 방법을 도입하여 실리콘에서 측정한 부분합(PS) 오차 통계를 활용함으로써 학습 단계에서 점진적으로 증가하는 노이즈를 주입하고, 하드웨어로 인한 변동을 효과적으로 보상한다. 65 nm CMOS GP 공정에서 제작된 제안 128 × 128 A-IMC 매크로는 ResNet20을 대상으로 1.2/0.7 V 동작 전압에서 47.06 TOPS/mm2 및 CIFAR10 정확도 86.89%를 달성한다.
https://doi.org/10.1109/jetcas.2026.3678317
Artificial neural network
Training (meteorology)
Backpropagation
Training set
Pattern recognition (psychology)
2
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2026
Built-In Phase Noise Measurement System for Multi-GHz Phase-Locked Loops
Jihun Choi, Jiho Kim, Taehun Kim, Jae-Hyeon Pyeon, Woongtaek Lim, Hojin Kim, Hyungdong Roh, Kyung-Hoon Lee, Michael Choi, Min-Seong Choo, Jeongjin Roh
IF 5.9 (2026)
IEEE Transactions on Instrumentation and Measurement
본 논문은 다중 GHz 위상 고정 루프(PLL)용 온-칩 완전 통합 위상 잡음 측정(PNM) 시스템을 소개한다. 일반적으로 PLL 성능은 고정밀 외부 측정 장비를 사용하여 평가된다. 이러한 장비는 정확하지만 비용이 많이 들고 효율적인 병렬 테스트에 부적합하다. 내장 자체시험(BIST) 접근법은 설득력 있는 대안이지만, 기존 해법은 측정 정확도와 테스트 효율 사이에서 트레이드오프를 보이는 한계가 있다. 본 연구는 BIST 기반 평가가 제공하는 핵심 이점을 유지하면서, 기존 측정 접근과 내장 PNM 간의 격차를 해소하는 것을 목표로 한다. 단일 칩 아키텍처 내에서 PLL과 내장 PNM을 제안 설계에서 통합하여 이 목표를 달성하고자 한다. 올-디지털 PLL(ADPLL)의 유연성을 활용함으로써, 제안된 PNM은 다양한 PLL 출력 특성 전반에 걸쳐 위상 잡음을 효과적으로 추적할 수 있다. 다수의 제작 칩과 다양한 PLL 구성에 대해, 제안된 시스템은 측정 오차를 5% 이내로 유지하면서, 오프셋 주파수는 최대 25MHz까지 지원하고 1MHz 범위 내에서는 1피코초 미만의 지터 분해능을 제공한다.
https://doi.org/10.1109/tim.2026.3677989
Noise (video)
Noise measurement
System of measurement
Phase noise
Noise floor
Observational error
Measurement uncertainty
Phase (matter)
Noise generator
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2025
A Stagger-Tuned Cryogenic Broadband CMOS Three-Stage Cascode LNA for Quantum Computing
Woong Joo Chang, Junhee Kwon, Geunyong Kim, Insu Jeon, Jaeho Shin, Seong Joong Kim, Hui-Dong Gwon, Min-Seong Choo, Tae Hwan Jang
IF 3.4 (2025)
IEEE Microwave and Wireless Technology Letters
본 연구는 양자 컴퓨팅을 위한 Samsung 28 nm CMOS에서의 극저온 브로드밴드 3단 캐스코드 저잡음 증폭기(LNA)를 제시한다. 마이크로스트립 라인의 도전도는 4 K에서 특성화하였고, 평탄한 이득과 광대역 특성을 달성하기 위해 스태거드 튜닝을 적용하였다. 또한, 우회(bypass) 커패시터의 자기공진 주파수(SRF)를 대역의 저주파 및 고주파 경계에서 의도적으로 설정하여 광대역 안정성을 확보하였다. 4~8 GHz에서 동작하는 LNA는 6.9 GHz에서 39.1 dB의 이득을 가지며, 3-dB 대역폭은 6.8 GHz이고, 4 K에서 평균 0.45-dB의 잡음 지수(NF)를 달성한다. 이는 극저온 CMOS LNA 중 보고된 것 가운데 가장 넓은 3-dB 대역폭을 의미한다.
https://doi.org/10.1109/lmwt.2025.3635063
Broadband
Cascode
CMOS
Bandwidth (computing)
Capacitor
Amplifier
Distributed amplifier
Noise figure
최신 정부 과제
2
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1
2024년 3월-2029년 3월
|245,692,000
광통신 칩렛 향 고속, 저전력, 저잡음 클럭킹 네트워크 시스템 개발
본 연구과제는 고성능/저전력 광통신 칩렛을 구현하기 위하여, SoC 내부의 클럭킹 네트워크(클럭 생성기, 클럭 복원기, 클럭 분주기, 클럭 배분기 등)를 총괄하여 최적화 설계 방법론/알고리즘/구조에 대한 연구를 목표로 함. 목표치 설정 근거는 세계 최고수준의 성능과 현실적인 측정 가능성을 종합적으로 고려하여 최대치로 설정. 각 세부목표별 최종 목표 학술대회...
고속 클럭킹 시스템
저전력
저잡음
칩렛
광통신
2
주관|
2022년 8월-2024년 2월
|31,380,000
강화학습 기반 고성능 아날로그 집적회로 설계 및 측정 플랫폼 개발
(1) 회로설계 단계에서의 자동화 및 최적화 공정이 발달함에 따라, 기존에 설계한 회로들을 최신 공정으로 치환하는 주기가 매우 짧아지고 있음. 디지털 회로와 달리 아날로그 회로는 처음부터 다시 설계를 해야하므로, 디자인을 완성하는데 상대적으로 시간이 오래 걸림. 또한, 실리콘으로 검증된 회로였다 하더라도, 공정이 달라짐에 따라, 최적화 포인트가 필연적으로 바뀔 수밖에 없음. 따라서, 본 과제에서는 검증된 아날로그 회로에 대하여, 여러 가지의 다른 공정으로의 Migration 이 용이하며, 더 나아가 개선된 성능을 가지는 회로설계 방법론을 제안함. (2) 회로측정 단계에서의 자동화 및 최적화 회로설계 단계에서 자동화를 달성했더라도, 제작된 실리콘에서 성능 평가가 반드시 이루어져야 함. 시뮬레이션을 통해 얻은 성능과 실제 실리콘으로 제작된 회로들의 성능은 필연적으로 다르며, 각각의 최적 동작 조건 역시 다름. 따라서, 논문 발표를 위해서 또는 칩의 최적 동작을 위한 조건을 고객에게 제공하기 위해서라도, 측정 또는 테스트 단계에서의 최적 동작 조건을 찾는 것이 중요함. 본 과제에서는, 주어진 디지털 파라미터 (I2C 또는 Scan Chain 이용)들을 이용하여 제작된 회로의 최적 동작을 보장하는 알고리즘을 제안함. (3) 설계 및 측정 자동화를 위한 강화학습 알고리즘 개발 및 적용 회로설계 및 회로측정 단계에서의 자동화는 강화학습 알고리즘의 적용 없이도 가능함. 회로설계 같은 경우는, 시뮬레이션/레이아웃/성능평가 등의 일련의 과정들을 script 기반으로 수행. 레이아웃의 경우 BAG 나 LAYGO 툴을 이용하여 설계자의 개입 없이 미리 정해둔 규칙대로 설계. 따라서, script 기반으로 (python 이나 perl 등의 언어) 회로설계가 가능함. 또한, 측정 단계에서도 제작된 칩/측정 장비들/제어 PC가 동일 네트워크로 연결이 되어있다면, 앞서 회로설계에서 설명한 바와 같이 script 기반으로 제어가 가능하며 본 연구책임자는 이를 측정 자동화라고 일컫음. 위의 설계/측정 자동화는 본 연구책임자가 이미 수행한 바가 있으며, 더 나아가 이 플랫폼을 기반으로 좀 더 발전된 최적화 플랫폼을 개발하는 것이 본 연구과제의 핵심임. 이를 위해 강화학습이라는 개념을 도입하였으며, 이는 자동화를 넘어서 최적화 단계까지 이를 수 있다고 사료됨. 하드웨어 설계에 소프트웨어적인 성격이 짙은 강화학습을 도입하여, 기존의 비용이 많이 들던 집적회로 설계의 진입장벽을 낮추고, 소모 비용을 획기적으로 줄일 수 있을 것으로 기대함.
아날로그 집적회로 설계
강화학습
회로설계
회로측정
최신 특허
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상태출원연도과제명출원번호상세정보
등록2024PUF 셀, 반도체 장치 및 보안키 생성 장치1020240155631
공개2024PIM 장치 및 데이터 처리 장치1020240127466-
등록20246 트랜지스터 정적 램 및 이를 이용한 프로세싱 인 메모리 가속 장치1020240091063
전체 특허

PUF 셀, 반도체 장치 및 보안키 생성 장치

상태
등록
출원연도
2024
출원번호
1020240155631

PIM 장치 및 데이터 처리 장치

상태
공개
출원연도
2024
출원번호
1020240127466

6 트랜지스터 정적 램 및 이를 이용한 프로세싱 인 메모리 가속 장치

상태
등록
출원연도
2024
출원번호
1020240091063