이 연구는 이진 및 삼진 신경망(BNNs/TNNs)의 에너지 효율적인 추론을 위한 6T SRAM 기반 아날로그 메모리 내 연산(A-IMC) 매크로를 제시한다. 기존의 A-IMC 아키텍처는 고해상도 아날로그-디지털 변환기(ADC)로 인해 면적과 전력 오버헤드가 상당히 크다는 한계가 있다. 이에 본 연구에서는 1비트 감지 증폭기(SA)에 기반한 ADC-less 연산 방식을 제안하며, 양자화로 인한 성능 저하를 완화하는 새로운 학습 알고리즘을 함께 제공한다. 하드웨어 단순성을 유지하기 위해 소형 6T 비트셀 구조를 채택하고, 효율적인 삼진 입력 인코딩을 위해 이중 워드라인(WLs)을 도입한다. 또한 1비트 부분합(partial sum) 양자화가 존재하는 상황에서도 안정적이고 정확한 기울기 역전파를 가능하게 하는 미분 가능 양자화 대리자(differentiable quantization surrogate)인 임펄스 가우시안 근사(IGA)를 제안한다. 더 나아가, EAT(error-aware training) 방법을 도입하여 실리콘에서 측정한 부분합(PS) 오차 통계를 활용함으로써 학습 단계에서 점진적으로 증가하는 노이즈를 주입하고, 하드웨어로 인한 변동을 효과적으로 보상한다. 65 nm CMOS GP 공정에서 제작된 제안 128 × 128 A-IMC 매크로는 ResNet20을 대상으로 1.2/0.7 V 동작 전압에서 47.06 TOPS/mm² 및 CIFAR10 정확도 86.89%를 달성한다.

본 논문은 다중 GHz 위상 고정 루프(PLL)용 온-칩 완전 통합 위상 잡음 측정(PNM) 시스템을 소개한다. 일반적으로 PLL 성능은 고정밀 외부 측정 장비를 사용하여 평가된다. 이러한 장비는 정확하지만 비용이 많이 들고 효율적인 병렬 테스트에 부적합하다. 내장 자체시험(BIST) 접근법은 설득력 있는 대안이지만, 기존 해법은 측정 정확도와 테스트 효율 사이에서 트레이드오프를 보이는 한계가 있다. 본 연구는 BIST 기반 평가가 제공하는 핵심 이점을 유지하면서, 기존 측정 접근과 내장 PNM 간의 격차를 해소하는 것을 목표로 한다. 단일 칩 아키텍처 내에서 PLL과 내장 PNM을 제안 설계에서 통합하여 이 목표를 달성하고자 한다. 올-디지털 PLL(ADPLL)의 유연성을 활용함으로써, 제안된 PNM은 다양한 PLL 출력 특성 전반에 걸쳐 위상 잡음을 효과적으로 추적할 수 있다. 다수의 제작 칩과 다양한 PLL 구성에 대해, 제안된 시스템은 측정 오차를 5% 이내로 유지하면서, 오프셋 주파수는 최대 25MHz까지 지원하고 1MHz 범위 내에서는 1피코초 미만의 지터 분해능을 제공한다.

본 연구는 양자 컴퓨팅을 위한 Samsung 28 nm CMOS에서의 극저온 브로드밴드 3단 캐스코드 저잡음 증폭기(LNA)를 제시한다. 마이크로스트립 라인의 도전도는 4 K에서 특성화하였고, 평탄한 이득과 광대역 특성을 달성하기 위해 스태거드 튜닝을 적용하였다. 또한, 우회(bypass) 커패시터의 자기공진 주파수(SRF)를 대역의 저주파 및 고주파 경계에서 의도적으로 설정하여 광대역 안정성을 확보하였다. 4~8 GHz에서 동작하는 LNA는 6.9 GHz에서 39.1 dB의 이득을 가지며, 3-dB 대역폭은 6.8 GHz이고, 4 K에서 평균 0.45-dB의 잡음 지수(NF)를 달성한다. 이는 극저온 CMOS LNA 중 보고된 것 가운데 가장 넓은 3-dB 대역폭을 의미한다.

본 논문은 DSP 기반 등화에 적용 가능한 계수 적응(coefficient adaptation) 기법을 다룬다. 기존의 최소 평균 제곱(Least Mean Square, LMS) 알고리즘은 계수를 갱신하기 위해 데이터와 오차 신호를 모두 사용하며, 그 결과 견고한 성능을 제공하지만 종종 하드웨어 복잡성이 증가한다. 이러한 한계를 해결하기 위해 본 논문은 자기상관(autocorrelation) 분석에 기반한 적응 학습률(adaptive learning rate) 전략을 제안한다. 제안된 방법은 시스템 상태에 따라 학습률 μ를 자동으로 조절함으로써 SS-LMS 적응에서 수렴 안정성과 수렴 속도 모두를 향상시키는 것을 목표로 한다. 시뮬레이션 결과는 기존 LMS 적응 방식에 비해 우수한 수렴 속도와 감소된 비트 오류율(Bit Error Rate, BER) 성능을 보여준다.

본 초록은 nMOS 션트 레귤레이터 어레이를 사용하는 전원공급 잡음(PSN) 제어 링형 디지털 제어 발진기(DCO)를 갖춘 디지털 위상고정루프(DPLL)를 간단히 제안한다. 제안된 nMOS 어레이는 PSN을 동적으로 감지하고 경로를 형성하여, 디지털 제어 저항(DCR)을 통해 전달된 PSN이 직접 접지로 흐르도록 한다. 광범위 동작에서 제안된 전원공급 잡음 보상(PNC) 기법을 지원하기 위해, 디지털 루프 필터(DLF)의 출력 비트는 DCR뿐만 아니라 nMOS 어레이의 전체 트랜스컨덕턴스도 제어한다. 전원 감지 증폭기(SSA)는 전원과 nMOS 어레이의 게이트 사이에 배치되어 전원 잡음을 증폭함으로써 전압 헤드룸을 낮추어 DCO가 더 빠르게 동작할 수 있게 한다. 40-nm CMOS 기술로 제작된 프로토타입 DPLL은 1 MHz에서 20-mV_PP 정현파 잡음 조건에서 rms 지터 1.27 ps를 보이며, 레귤레이터 없이 측정한 rms 지터는 3.26 ps이다. DPLL의 총 전력 소모와 면적 점유는 각각 13.5 mW와 0.066 mm²이다. 제안된 PNC 방식은 총 전력 및 면적에 대해 각각 1.90 mW와 0.0017 mm²만을 추가하며, 이는 각각 총량의 14.1%와 2.8%에 해당한다.

본 연구는 패턴 의존적 펄스 필터링(PDPF) 기법을 적용한 링 오실레이터(RO) 기반 저지터 주입 고정형 클록 및 데이터 복구(ILCDR)를 제시한다. 기존의 ILCDR은 데이터 지터가 복구된 클록으로 전달된다는 단점이 있다. 지터를 감소시키기 위해, 데이터 패턴 중 고 데이터 의존 지터(DDJ)를 유발하는 패턴에서 발생하는 주입 펄스를 필터링하기 위해 PDPF 기법을 사용한다. 주입 타이밍 제어 루프와 함께 PDPF 기법을 채택함으로써, ILCDR은 주입 타이밍을 최적화하고 타이밍 마진을 최대화한다. 제안된 ILCDR은 28-nm CMOS 기술로 제작되었으며, 활성 면적은 0.03 mm²이고 10 Gb/s에서 소비전력은 13.6 mW이다. 측정된 지터 허용도(JTOL)는 35 MHz에서 1 UI_pp이며, 비트 오류율(BER)은 $10^{-12}$ 이다.

본 논문은 PAM-4 기반의 고속 유선 통신 시스템을 위해 ADC 기반 디지털 등화(digital equalization) 아키텍처를 제안한다. 이 시스템은 32-웨이 시분할 인터리빙(time-interleaved) 7비트 SAR ADC를 포함하고, 이어서 부호-부호 최소 평균제곱(sign-sign least mean square, SS-LMS) 적응을 사용하는 14탭 순방향 피드포워드 등화기(feedforward equalizer, FFE)와 1탭 결정 피드백 등화기(decision feedback equalizer, DFE)를 결합한다. 또한 성능 검증을 위해 연속시간 선형 등화기(continuous-time linear equalizer, CTLE)와 비트 오류율 테스터(bit-error rate tester, BERT)를 포함한다. 제안된 설계는 손실이 큰 채널을 통한 장거리 전송에서 발생하는 어려움을, 부호간 간섭(intersymbol interference, ISI)을 최소화하고 적응 등화를 통해 신호 무결성을 향상시킴으로써 해결한다.

데이터센터, 클라우드 컴퓨팅, 인공지능과 같은 데이터 집약적 응용 분야에서 데이터의 급속한 성장이 진행됨에 따라 고속 유선(와이어라인) 트랜시버 기술의 발전이 요구되고 있다. 그림 1(a)에서 보이듯이 DSP를 기반으로 한 DAC/ADC 기반 트랜시버는 유연성과 확장성으로 인해 지배적인 아키텍처로 자리 잡았다[1], [2]. 수신기(RX) 측에서는 ADC 샘플링 이후 신호를 복원하면서 심볼 간 간섭(ISI)을 보상함으로써 신호 무결성이 유지된다. 전형적인 DSP 기반 수신기는 신호 창(signal window) 전반에 걸친 선형 ISI를 보상하기 위해 순방향 등화기(FFE, feedforward equalizer)를 사용하고, 비선형 연산을 통해 후속(포스트커서, post-cursor) ISI를 억제하기 위해 판정 피드백 등화기(DFE, decision feedback equalizer)를 사용한다. 그러나 기존의 DFE는 재귀적 피드백으로 인해 치명적인 타이밍 경로를 가지며, 이로 인해 더 높은 데이터율에서는 확장성이 제한된다. 이러한 문제를 해결하기 위해 선행 연구에서는 루프 언롤링(loop-unrolled), 룩어헤드(look-ahead)[3], 슬라이딩 블록(sliding-block)[4], 그리고 루프 브레이크(loop-break)[5] DFE 아키텍처가 제안되었다. 하지만 이러한 접근들은 면적과 설계 복잡성이 증가하는 결과를 초래한다. 본 연구에서는 피드백 루프를 제거하고, 이전에 판정된 심볼을 사용하여 확장 가능한 ISI 상쇄를 가능하게 하는, 타이밍이 완화된 사전 판정 순방향 등화기(pDFFE, pre-decision feedforward equalizer)를 제안한다. 제안된 설계는 emulated time-interleaved analog-to-digital converter (TI-ADC)와 통합 순방향 등화기(FFE)를 포함하는 RFSoC 플랫폼에 구현되었으며, 이를 통해 하드웨어-인-더-루프(HIL) 검증이 가능해진다.

최근 고속 직렬 인터페이스에서는 대역폭 효율을 향상시키기 위해 다단(다수 레벨) 변조가 널리 채택되어 왔다 [1], [2], [3], [4]. 그 결과, 변조 방식에 대한 유연성과 다양한 채널 조건에 대한 견고성은 송신기(TX) 설계에서 핵심 요구사항이 되었다. 아날로그 기반 TX와 디지털 신호처리(DSP) 기반 TX의 차이는 Fig. 1에 나타나 있다. 아날로그 기반 TX는 저전력 소모의 장점이 있는 반면, 피드포워드 이퀄라이저(FFE)의 고속 동작은 엄격한 타이밍 제약을 요구한다. 또한 아날로그 기반 TX는 변조 방식에 대한 유연성이 본질적으로 부족하며, FFE 탭의 개수가 증가할수록 데이터 경로 크기도 그에 비례해 확장되어야 하므로 하드웨어 복잡도가 증가한다 [5]. 그 결과, 아날로그 구현은 심볼 간 간섭(ISI)을 효과적으로 보상하는 데 한계를 갖는다. 반면 DSP 기반 TX는 저속 병렬 처리를 통해 이퀄라이제이션을 수행하며, 이는 타이밍 제약을 크게 완화한다. 디지털 아키텍처는 또한 고정된 탭 예산 하에서 프리-커서 및 포스트-커서 탭을 프로그래머블하게 할당할 수 있게 해준다. 이는 고정된 탭 위치를 갖는 아날로그 설계에 비해 더 나은 구성 가능성과 적응성을 제공한다. 본 논문은 NRZ, PAM-4, PAM-8 변조를 지원하는 DSP 기반 TX를 제시한다. DSP 내에 구현된 14탭 FFE는 나이퀴스트 주파수에서 17.3 dB 삽입 손실이 있는 채널들에 대해 ISI를 효과적으로 보상한다.