데이터센터, 클라우드 컴퓨팅, 인공지능과 같은 데이터 집약적 응용 분야에서 데이터의 급속한 성장이 진행됨에 따라 고속 유선(와이어라인) 트랜시버 기술의 발전이 요구되고 있다. 그림 1(a)에서 보이듯이 DSP를 기반으로 한 DAC/ADC 기반 트랜시버는 유연성과 확장성으로 인해 지배적인 아키텍처로 자리 잡았다[1], [2]. 수신기(RX) 측에서는 ADC 샘플링 이후 신호를 복원하면서 심볼 간 간섭(ISI)을 보상함으로써 신호 무결성이 유지된다. 전형적인 DSP 기반 수신기는 신호 창(signal window) 전반에 걸친 선형 ISI를 보상하기 위해 순방향 등화기(FFE, feedforward equalizer)를 사용하고, 비선형 연산을 통해 후속(포스트커서, post-cursor) ISI를 억제하기 위해 판정 피드백 등화기(DFE, decision feedback equalizer)를 사용한다. 그러나 기존의 DFE는 재귀적 피드백으로 인해 치명적인 타이밍 경로를 가지며, 이로 인해 더 높은 데이터율에서는 확장성이 제한된다. 이러한 문제를 해결하기 위해 선행 연구에서는 루프 언롤링(loop-unrolled), 룩어헤드(look-ahead)[3], 슬라이딩 블록(sliding-block)[4], 그리고 루프 브레이크(loop-break)[5] DFE 아키텍처가 제안되었다. 하지만 이러한 접근들은 면적과 설계 복잡성이 증가하는 결과를 초래한다. 본 연구에서는 피드백 루프를 제거하고, 이전에 판정된 심볼을 사용하여 확장 가능한 ISI 상쇄를 가능하게 하는, 타이밍이 완화된 사전 판정 순방향 등화기(pDFFE, pre-decision feedforward equalizer)를 제안한다. 제안된 설계는 emulated time-interleaved analog-to-digital converter (TI-ADC)와 통합 순방향 등화기(FFE)를 포함하는 RFSoC 플랫폼에 구현되었으며, 이를 통해 하드웨어-인-더-루프(HIL) 검증이 가능해진다.

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