● 1차년도 : 섬세하고 정교하게 디자인된 고효율 energy band 구조를 가지는 30nm 전후의 gate stack 개발 ■ 산업체에서 널리 사용되는 TANOS 구조에서의 고신뢰성/고용량 특성에 준하는 유-무기 하이브리드 gate stack 설계하는 것이 목표. ■ pV3D3-Hf hybrid-pV3D3 graded (TDL) / hydroxide terminated Zr-Ti hybrid (CTL) / pV3D3-Al hybrid graded 구조를 설계하고 iCVD 공정을 통해 구현하여, TDL의 k값은 최대한 낮추면서 전하 주입효율은 극대화하고, CTL의 전하 포획 효율 역시 최대화한다. pV3D3-Al hybrid로 변화하는 low to high-k 구조를 도입하여, PRG시 electron의 누설과 ERS시 gate로부터 주입되는 electron을 효율적으로 막아주는 섬세한 gate stack을 개발하고 공정을 통하여 구현한다. ● 2차년도 상반기: 30V 이내 PRG/ERS 전압에서 10V 이상의 memory window 확보 ■ 10V 이상의 memory window를 확보하면서, SLC/MLC/TLC 동작이 가능할 수 있게 최적화된 incremental step pulse programming과 erasing (ISPP/ISPE)을 설계한다. ■ ISPP/ISPE의 step은 최대 30V까지 0.5V 의 등간격을 유지하면서 평균 slope을 0.5V 이상을 확보하여 고속 PRG/ERS가 가능한지를 평가. ● 2차년도 상반기: single-level cell (SLC) 10k 이상의 endurance, MLC/TLC 1k 이상의 endurance 확보 ■ Endurance 목표를 달성하기 위해서 constant current stress test에서 (CCST) 전류의 증가를 (10% 이하) 억제할 수 있는 고내압성 TDL stack을 정밀하게 평가. ■ MLC/TLC 동작하기 위한 최적화된 narrow energy band와 전하 포획 효율을 높일 수 있는 hydroxide 작용기를 다수 가지는 Hf-Zr hybrid CTL stack을 CCST test로 정밀하게 평가하여 TDL/BDL보다 100배 이상의 전하 포획 효율을 가지게 함. ■ 위와 같은 내용을 바탕으로 SLC에서는 10k, MLC/TLC에서는 1k 이상의 endurance를 확보. ● 2차년도 하반기: retention 전하보존율 90% @ 10 years 달성 ■ MLC/TLC 구현을 위해서는 시간의 지남에 따른 CTL층 전하의 손실을 억제하는 것이 핵심이다. 결국 TDL과 BDL의 정교한 gate stack 설계와 누설전류 억제가 필수적. ■ PRG/ERS 이후 threshold voltage의 (VT) 변화를 시간이 지남에 따라서 관찰하여 10 year 이후에도 전하의 보존율을 95%까지 확보할 수 있는 gate stack 개발 및 평가.