이 논문은 비동기 SAR(순차 근사 레지스터) 아날로그-디지털 변환기(ADC)와 루프 언롤링(loop-unrolled, LU) SAR ADC의 장점을 모두 활용하는 고속 연속 근사 레지스터( successive approximation register, SAR) ADC를 제시한다. 동적 증폭기(dynamic amplifier, DA)의 출력을 이용해 비동기 클록을 생성함으로써, DA의 리셋 시간은 비교기 래칭 시간 뒤에 숨길 수 있다. 각 디지털-아날로그 변환기(digital-to-analog converter, DAC) 요소에 전용 래치를 배치하여 DAC 스위칭 로직의 필요성을 제거하였다. 제안한 인버터 삽입 3단 비교기는 비교기의 입력 기준 오프셋(input-referred offset)을 현저히 감소시킨다. 프로토타입 6비트 700 MS/s SAR ADC는 28 nm CMOS 공정으로 구현되었으며, 면적은 0.0012 mm2로 작다. 어떠한 미스매치 보정도 수행하지 않은 상태에서 측정한 피크 DNL 및 INL은 각각 0.33 및 0.27 LSB였다. 나이퀴스트 입력에서 측정된 신호대잡음 및 왜곡비(signal-to-noise and distortion ratio, SNDR)와 스퍼리어스 프리 다이내믹 레인지(spurious-free dynamic range, SFDR)는 각각 34.07 dB 및 47.52 dB였다. 전력 소모는 1.0 V의 공급 전압에서 1 mW였으며, 700 MS/s에서 Walden 성능지표(figure of merit, FoM)는 34.6 fJ/conversion-step이었다.