저전력 SRAM/SRAM-PIM 기반 뉴럴 연산 가속

Low-Power SRAM/SRAM-PIM Neural Computing Acceleration

연구 내용

차지 도메인 아날로그 연산과 DCIM 근사 기법을 기반으로 SRAM compute-in-memory 및 저비트 정밀도 가속기를 설계하여 에너지 효율과 정확도를 함께 확보하는 연구

정적 SRAM을 연산 자원으로 활용하는 compute-in-memory 및 processing-in-memory 구조를 중심으로 연구를 수행합니다. 차지 분배 기반 아날로그 연산을 통해 비트라인 신호의 잡음 민감도를 낮추고, 다중 레벨 입력 처리를 매크로 내부에서 병렬화합니다. 또한 ADC 및 양자화 구간을 계층별 MAC 분포에 맞춰 적응적으로 구성하여 저비트 정밀도에서 정확도 손실을 억제합니다. 더 나아가 근사 연산 지점을 모델과 채널 민감도에 맞춰 탐색하고, 데이터흐름 기반 NoC와 zero-skipping을 결합해 연산 낭비를 줄이는 차별성을 보유합니다.

관련 프로젝트

6건

연구 흐름

초기에는 charge-sharing과 비트셀 내부 아날로그 연산을 결합한 SRAM compute-in-memory 매크로를 구축하여 뉴럴 네트워크의 MAC 연산을 메모리에서 직접 처리하는 기반을 마련했습니다. 이후에는 계층별 MAC 분포 차이를 고려해 ADC의 비균일 양자화 구조를 제안하고, 참조 전압 생성 공유로 면적과 전력 효율을 동시에 개선하는 방향으로 확장했습니다. 최근에는 근사 연산을 진화적/유전적 탐색과 채널별 매핑으로 자동화하여 에너지-정확도 트레이드오프를 설계 단계에서 조정하고, reconfigurable NoC와 local zero-skipping을 통해 희소성 및 불규칙 데이터 처리 효율을 높이는 연구를 수행합니다.

활용 가능성

활용 가능성은 알앤디써클 특화 AI 에이전트가 생성한 내용으로, 실제 연구 가능 여부는 연구실과의 논의가 필요합니다.

저비트 MAC 연산 블록
적응형 양자화 ADC 구조
채널 민감도 기반 근사 매핑
NoC 기반 연산 배치 스케줄링
zero-skipping 희소 가속기
DNN 모델별 하드웨어 생성
메모리-연산 동시 수행 매크로
저전력 데이터흐름 최적화
임베디드 온-디바이스 추론
에너지 효율형 학습·추론 파이프라인