SOT-MRAM/STT-MRAM 기반 신뢰성 저전력 읽기 및 셀 구조

Reliable Low-Power MRAM Read and Cell Architecture

연구 내용

공정 변동에 따른 읽기 마진 저하를 줄이기 위해 SOT-MRAM의 동적 기준 감지와 STT-MRAM의 경로 교대 읽기, 비휘발 LUT 셀을 설계하는 연구

SOT-MRAM과 STT-MRAM의 신뢰성 문제를 읽기 동작 단계에서 해결하는 회로·아키텍처 연구를 수행합니다. 변동으로 인한 TMR 저하 환경에서도 감지 마진을 확보하기 위해 전압과 시간 도메인을 결합한 dual-domain dynamic reference sensing 구조를 구성합니다. 또한 연속 읽기 동안 데이터 셀과 기준 셀의 읽기 경로를 교대하여 최악 조건의 전압 스윙을 완화하고 지연과 에너지의 균형을 맞춥니다. 더불어 MRAM을 FPGA용 LUT 셀로 통합할 때 셀 선택을 위한 MUX tree 부담을 줄이는 구조를 제안하여 면적과 읽기 전력을 함께 개선하는 차별성을 보유합니다.

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2건

연구 흐름

처음에는 공정 변동과 낮은 TMR로 인해 발생하는 읽기 마진 열화 문제를 감지 회로 관점에서 분석하고, 데이터 의존적 기준 전압을 생성하는 dual-domain dynamic reference sensing을 제안했습니다. 이어서 연속 읽기 시나리오에서 지연과 에너지 병목이 커지는 조건을 고려해 read path alternation 기반 읽기 경로 교대 기법을 설계했습니다. 이후에는 MRAM의 비휘발 특성을 활용해 FPGA LUT로 매핑할 수 있는 셀 구조를 구축하고, 읽기 경로의 BL 커패시턴스 감소와 선택기 구조 최적화로 면적·전력 동시 개선으로 확장했습니다. 마지막으로 인증과 연계되는 e-MRAM 활용 요구를 고려해 신뢰성 중심의 저전력 하드웨어 설계 흐름을 병행했습니다.

활용 가능성

활용 가능성은 알앤디써클 특화 AI 에이전트가 생성한 내용으로, 실제 연구 가능 여부는 연구실과의 논의가 필요합니다.

공정 변동 허용 read sensing
읽기 마진 기반 오류 내성
저에너지 MRAM 인터페이스
연속 읽기 지연 최적화
read path alternation 회로
비휘발 LUT 셀 설계
FPGA용 MRAM 확장
임베디드 보안 인증 하드웨어
난수발생 기반 보안 기능
AI 가속기 메모리 서브시스템