저전력 고속 플래시 아날로그-디지털 변환기(ADC)를 위한 선택적으로 활성화되는 8× 시간영역(T-domain) 래치 보간 기법을 제안한다. 시간영역 래치 보간을 사용하는 플래시 ADC는 전압-시간(V-to-T) 및 시간-디지털(T-to-D) 변환을 기존의 전압-디지털(V-to-D) 변환과 함께 수행한다. 이를 통해 V-to-D 변환에 필요한 동적 비교기(CMP)의 수를 줄여 저전력화를 달성한다. T-to-D 변환에서 2비트를 얻는 기존의 4× T-domain 래치 보간은 6비트 플래시 ADC에서 동적 CMP의 수를 기존 63개에서 17개로 감소시킨다. 동적 CMP의 수를 추가로 줄이기 위해, 본 연구에서는 V-to-T 변환의 비선형성을 해소한다. V-to-T 변환에서 넓은 선형 범위를 정의하기 위해 큰 입력을 사용하고, 8× 보간에는 해당 선형 범위만을 사용한다. 이를 통해 3비트 T-to-D 변환이 가능해지며, 그 결과 동적 CMP의 수가 6비트 플래시 ADC에서 10개로 감소한다. 또한 큰 입력은 동적 CMP의 RC 시간상수 요구사항을 완화함으로써 고속 동작을 가능하게 한다. 저전력 T-to-D 변환을 위해, T-to-D 변환에서의 8개 컨버터 중 변환 사이클 동안 2개만 선택적으로 활성화한다. 제작된 1-V 65-nm CMOS 기반 6비트 ADC 칩은 6-GS/s 샘플링 주파수, 15.1-mW 전력 소모, 31.18-dB SNDR, 그리고 85-fJ/변환 스텝의 전력 효율 지표(figure of merit)를 달성한다.

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