기술 노드가 3 nm 및 그 이상으로 접근함에 따라 나노시트 FETs(NSFETs)가 FinFETs를 대체하고 있다. 그러나 FinFETs에서 NSFETs로의 소자 마이그레이션이 진행되고 있음에도 불구하고, 디지털 VLSI의 관점에서 NSFETs가 미치는 영향에 대해서는 소수의 연구만이 보고되어 있다. 본 논문에서는 최신 소자 기술, 백엔드 오브 라인(BEOL), 그리고 NSFET의 설계가 레이아웃에서의 핀 접근성 향상 및 라우팅 혼잡 감소와 저전력 소비를 위한 표준 셀 라이브러리 설계에서 서로 어떻게 보완되는지를 분석한 연구를 제시한다. 이를 위해 1) 극도로 낮은 라우팅 자원 환경(예: 4개 Signal Tracks)에서 표준 셀 설계에 발생하는 핀 접근성 문제를 해결하기 위해 소자 기술과 공동 최적화된 5가지 레이아웃 설계 방법론을 논의하고, 2) 칩 P&R 이전에 핀 접근성 분석 절차를 도입하며, 3) 로컬 트렌치 컨택트(LTC)가 5트랙 셀 및 그 이하에서 셀 트랙 수를 줄이는 데 어떻게 기여하는지 보고한다. 본 방법론을 적용함으로써 전체 칩 스케일 설계에서 전력 소비, 총 면적, 배선 길이와 같은 설계 지표를 각각 11.0%, 13.2%, 16.0% 향상시킨다. 본 연구를 통해, 선단 기술 노드에서 추가로 발생하는 라우팅 혼잡 문제를 처리하고 3 nm 및 그 이상의 기술에서 더 나은 전체 칩 설계를 수행할 수 있을 것으로 기대한다.

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