송대건 연구실
경북대학교 대학원 전자전기공학부
송대건 교수
VLSI CAD
표준셀(Standard Cell)
NSFET/CFET/FSFET
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송대건 연구실
경북대학교 대학원 전자전기공학부 송대건 교수
송대건 연구실은 차세대 트랜지스터와 공정 특성을 고려한 VLSI 설계 자동화 및 회로 구현을 수행합니다. 특히 3nm/2nm 표준셀 라이브러리 개발, buried power rail 및 핀 접근성 관점의 레이아웃 공동최적화, 기생추출을 반영한 VLSI 예측과 성능 개선 방법을 연구합니다. 또한 T-CMOS 및 DEPFET/MTCMOS 기반 삼진 로직 회로를 설계하고, Verilog 기반 RTL-to-gate 합성과 삼진 셀 레이아웃 전략으로 시스템 규모 구현을 지원합니다. 더불어 EM 시그널을 활용한 무감독 하드웨어 트로이 검출 연구를 수행합니다.
VLSI CAD표준셀(Standard Cell)NSFET/CFET/FSFET삼진 논리(Ternary Logic)RTL-to-gate 합성
대표 연구 분야
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차세대 표준셀/레이아웃 자동화 및 VLSI 예측을 위한 공정-패러사이트 공동최적화 연구
Co-optimization of process-parasitics for next-generation standard cells and VLSI prediction
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차세대 표준셀/레이아웃 자동화 및 VLSI 예측을 위한 공정-패러사이트 공동최적화 연구
Co-optimization of process-parasitics for next-generation standard cells and VLSI prediction
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삼진 논리 회로 구현 및 RTL-게이트 합성을 통한 저전력 AI/엣지용 프로세서 연구
Ternary logic circuit implementation and RTL-to-gate synthesis for low-power edge AI processors
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EM 시그널 기반 무감독 학습 하드웨어 트로이 검출 연구
Unsupervised learning for EM-signal-based hardware trojan detection
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연구 성과 추이
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주요 논문
5
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1
Article
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인용수 1
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2025An RTL-Based General Synthesis Methodology for Device-Independent Ternary Logic Circuits
H. Park, Seonghoon Kim, Sunmean Kim, Taigon Song
IF 3.6 (2025)
IEEE Access
삼항(ternary) 논리 회로는 이진(binary) 논리의 기술 발전을 지속적으로 이어갈 수 있는 고잠재력 대안으로 간주된다. 현재 삼항 논리에 관한 연구는 두 가지 측면에 초점을 맞추고 있다. 하나는 가산기, 곱셈기, CPU와 같은 특정 삼항 회로를 설계하는 데 주력하며, 다른 하나는 표적 삼항 장치에서 회로 설계가 가능하도록 하는 설계 방법론을 제안한다. 그러나 대규모 삼항 논리의 구현에는 하드웨어 기술 언어(HDL)와 다양한 삼항 장치에 적용할 수 있는 합성 방법론이 필요하다. 따라서 본 연구는 1) 삼항 RTL에서 게이트 수준(netlist)로의 합성 방법론, 2) Verilog HDL을 기반으로 한 삼항 논리를 위한 문법(syntax), 3) 합성 과정에서 논리 합성(logic synthesis)을 위한 최초의 GT-LOGIC(generic ternary logic) 라이브러리 및 매핑 전략을 제안한다. 우리의 첫 번째 RTL 수준 합성 방법은 합성된 넷리스트가 기존의 MUX 기반 합성에 비해 평균 63.39%의 셀 수 감소를 보였다고 보고한다. 또한, 본 방법론이 Memristor 기반 CMOS, CNTFET, T-CMOS, DEPFET 등 다양한 삼항 장치에서 삼항 논리를 성공적으로 합성함을 강조한다.
https://doi.org/10.1109/access.2025.3597293
Netlist
Ternary operation
Logic family
Logic synthesis
Logic optimization
Logic gate
Verilog
Register-transfer level
2
Article
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인용수 6
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2024Robust Hardware Trojan Detection Method by Unsupervised Learning of Electromagnetic Signals
Daehyeon Lee, Junghee Lee, Young-Giu Jung, Janghyuk Kauh, Taigon Song
IF 3.1 (2024)
IEEE Transactions on Very Large Scale Integration (VLSI) Systems
본 논문은 소프트웨어 백도어와 유사한 형태로 하드웨어에 은밀히 내장되는 악성 회로인 하드웨어 트로이 목마(Hardware Trojans, HTs)가 제기하는 위협을 탐구한다. 공격자에 의해 활성화된 트로이 목마는 하드웨어의 정상적인 동작을 조작함으로써 오작동을 유발하거나 기밀 정보를 유출할 수 있다. 견고한 소프트웨어 보안에도 불구하고, 악성 회로가 존재하는 경우에는 정상 하드웨어 동작을 감지하고 보장하는 일이 어렵다. 이 문제는 특히 무기 체계에서 두드러지는데, HTs는 상당한 위협이 되어 적국에서 즉각적인 무력화로 이어질 수 있다. HTs와 관련된 심각한 위험이 있는 만큼, 탐지는 필수적이다. 본 연구는 딥러닝 기반 HT 탐지의 효율성을 입증하기 위해 딥러닝을 활용한 방법과 기존 접근법을 비교·분석한다. 본 논문은 HT 탐지를 위해 딥 서포트 벡터 데이터 기술(Deep SVDD) 모델을 활용할 것을 제안한다. 제안된 방법은 학습되지 않은 HT를 탐지할 때 기존 방법보다 우수한 성능을 보인다. 평균 정확도 92.87%를 달성하였으며, 이는 기존 방법의 50.00%보다 높은 수치이다. 이러한 결과는 하드웨어 보안 분야에 유용한 통찰을 제공하고, 현실 세계 시나리오에서 Deep SVDD의 실용적 적용을 위한 기반을 마련한다.
https://doi.org/10.1109/tvlsi.2024.3458892
Trojan
Hardware Trojan
Computer science
Unsupervised learning
Artificial intelligence
Computer hardware
Pattern recognition (psychology)
Computer security
3
Article
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인용수 2
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2024Design Technology Co-Optimization and Time-Efficient Verification for Enhanced Pin Accessibility in the Post-3-nm Node
Jae Hoon Jeong, Yunjeong Shin, Hyundong Lee, Jonghyun Ko, Jongbeom Kim, Taigon Song
IF 3.6 (2024)
IEEE Access
기술 노드가 3 nm 및 그 이상으로 접근함에 따라 나노시트 FETs(NSFETs)가 FinFETs를 대체하고 있다. 그러나 FinFETs에서 NSFETs로의 소자 마이그레이션이 진행되고 있음에도 불구하고, 디지털 VLSI의 관점에서 NSFETs가 미치는 영향에 대해서는 소수의 연구만이 보고되어 있다. 본 논문에서는 최신 소자 기술, 백엔드 오브 라인(BEOL), 그리고 NSFET의 설계가 레이아웃에서의 핀 접근성 향상 및 라우팅 혼잡 감소와 저전력 소비를 위한 표준 셀 라이브러리 설계에서 서로 어떻게 보완되는지를 분석한 연구를 제시한다. 이를 위해 1) 극도로 낮은 라우팅 자원 환경(예: 4개 Signal Tracks)에서 표준 셀 설계에 발생하는 핀 접근성 문제를 해결하기 위해 소자 기술과 공동 최적화된 5가지 레이아웃 설계 방법론을 논의하고, 2) 칩 P&R 이전에 핀 접근성 분석 절차를 도입하며, 3) 로컬 트렌치 컨택트(LTC)가 5트랙 셀 및 그 이하에서 셀 트랙 수를 줄이는 데 어떻게 기여하는지 보고한다. 본 방법론을 적용함으로써 전체 칩 스케일 설계에서 전력 소비, 총 면적, 배선 길이와 같은 설계 지표를 각각 11.0%, 13.2%, 16.0% 향상시킨다. 본 연구를 통해, 선단 기술 노드에서 추가로 발생하는 라우팅 혼잡 문제를 처리하고 3 nm 및 그 이상의 기술에서 더 나은 전체 칩 설계를 수행할 수 있을 것으로 기대한다.
http://dx.doi.org/10.1109/access.2024.3427332
Computer science
Routing (electronic design automation)
Standard cell
Very-large-scale integration
Embedded system
Chip
Power consumption
Node (physics)
Computer architecture
Electronic engineering
최신 정부 과제
12
과제 전체보기
1
2023년 3월-2027년 12월
|185,880,000원엣지 디바이스를 위한 사용자 중심의 자동화된 저항성 메모리 기반 초저전력 ACiM (Analog Computing in Memory) AI 가속기 및 소프트웨어 개발
[최종목표]ㅇ 사용자를 위한 맞춤 설계 가능한 디지털 AI 가속기 대비 전력 효율이 (TOPS/W 기준) 10배 이상인 저항성 메모리 기반 아날로그 AI 가속기 하드웨어 및 이를 구동할 수 있는 소프트웨어 개발[1단계]: 3-bit ReRAM 소자 제작 및 ReRAM기반 Analog Computing in-Memory (ACiM) 아키텍처 구현[1차년도 목...
하드웨어 가속기
저항성 메모리
인공신경망
엣지디바이스
메모리내연산
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주관|
2023년 3월-2027년 12월
|173,670,000원엣지 디바이스를 위한 사용자 중심의 자동화된 저항성 메모리 기반 초저전력 ACiM (Analog Computing in Memory) AI 가속기 및 소프트웨어 개발
본 과제는 ReRAM(저항성 메모리)으로 가중치를 “메모리 안에서 연산(Analog Computing in-Memory, ACiM)”하는 AI 가속기 하드웨어 및 이를 구동하는 소프트웨어를 개발하는 연구임.
연구 목표는 사용자를 위한 맞춤 설계 가능한 디지털 AI 가속기 대비 전력 효율(TOPS/W) 10배 이상을 목표로, 3-bit ReRAM기반 ACiM 구현 후 multi-level 소자, 8x8→32x32 ReRAM 어레이, NAND Flash 통합형 ACiM, 노이즈에 따른 정확도 개선까지 완성하는 데 있음. 주변 구동회로·ADC·weight 컨트롤러, PyTorch 결합 cycle 레벨 시뮬레이터, DSE 및 스케줄링 최적화, 스파이스/physical-level 분석을 수행함. 기대 효과는 초저전력·비휘발성 기반의 보안·엣지 IoT·스마트폰 AI용 저전력/고집적 뉴로모픽 패러다임 전환임.
하드웨어 가속기
저항성 메모리
인공신경망
엣지디바이스
메모리내연산
3
2022년 5월-2027년 5월
|80,000,000원엣지(Edge)단의 초저전력 인공지능 연산을 위한 3진법 기반의 메모리 내 가속기(PIM)용 프로세서 설계
본 연구과제에서는 공정 가능한 GDSII (레이아웃) 레벨의 초저전력 인공지능 연산을 위한 3진법 기반의 메모리 내 가속기(PIM)용 프로세서 설계를 목표로 한다.
삼진법
반도체 회로
메모리 내 회로
프로세서
최신 특허
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PMOS 및 AAT를 이용한 3진 논리 게이트 설계 방법 및 이를 수행하기 위한 장치 및 기록 매체
상태
등록출원연도
2022출원번호
1020220090304멤리스터와 MOSFET을 이용한 3진법 논리 설계 방법, 이를 수행하기 위한 기록 매체 및 장치
상태
등록출원연도
2021출원번호
1020210066180T-CMOS 기반의 3차 논리회로 설계 방법, 이를 수행하기 위한 기록 매체 및 장치
상태
등록출원연도
2021출원번호
1020210066187