삼항(ternary) 논리 회로는 이진(binary) 논리의 기술 발전을 지속적으로 이어갈 수 있는 고잠재력 대안으로 간주된다. 현재 삼항 논리에 관한 연구는 두 가지 측면에 초점을 맞추고 있다. 하나는 가산기, 곱셈기, CPU와 같은 특정 삼항 회로를 설계하는 데 주력하며, 다른 하나는 표적 삼항 장치에서 회로 설계가 가능하도록 하는 설계 방법론을 제안한다. 그러나 대규모 삼항 논리의 구현에는 하드웨어 기술 언어(HDL)와 다양한 삼항 장치에 적용할 수 있는 합성 방법론이 필요하다. 따라서 본 연구는 1) 삼항 RTL에서 게이트 수준(netlist)로의 합성 방법론, 2) Verilog HDL을 기반으로 한 삼항 논리를 위한 문법(syntax), 3) 합성 과정에서 논리 합성(logic synthesis)을 위한 최초의 GT-LOGIC(generic ternary logic) 라이브러리 및 매핑 전략을 제안한다. 우리의 첫 번째 RTL 수준 합성 방법은 합성된 넷리스트가 기존의 MUX 기반 합성에 비해 평균 63.39%의 셀 수 감소를 보였다고 보고한다. 또한, 본 방법론이 Memristor 기반 CMOS, CNTFET, T-CMOS, DEPFET 등 다양한 삼항 장치에서 삼항 논리를 성공적으로 합성함을 강조한다.

본 논문은 소프트웨어 백도어와 유사한 형태로 하드웨어에 은밀히 내장되는 악성 회로인 하드웨어 트로이 목마(Hardware Trojans, HTs)가 제기하는 위협을 탐구한다. 공격자에 의해 활성화된 트로이 목마는 하드웨어의 정상적인 동작을 조작함으로써 오작동을 유발하거나 기밀 정보를 유출할 수 있다. 견고한 소프트웨어 보안에도 불구하고, 악성 회로가 존재하는 경우에는 정상 하드웨어 동작을 감지하고 보장하는 일이 어렵다. 이 문제는 특히 무기 체계에서 두드러지는데, HTs는 상당한 위협이 되어 적국에서 즉각적인 무력화로 이어질 수 있다. HTs와 관련된 심각한 위험이 있는 만큼, 탐지는 필수적이다. 본 연구는 딥러닝 기반 HT 탐지의 효율성을 입증하기 위해 딥러닝을 활용한 방법과 기존 접근법을 비교·분석한다. 본 논문은 HT 탐지를 위해 딥 서포트 벡터 데이터 기술(Deep SVDD) 모델을 활용할 것을 제안한다. 제안된 방법은 학습되지 않은 HT를 탐지할 때 기존 방법보다 우수한 성능을 보인다. 평균 정확도 92.87%를 달성하였으며, 이는 기존 방법의 50.00%보다 높은 수치이다. 이러한 결과는 하드웨어 보안 분야에 유용한 통찰을 제공하고, 현실 세계 시나리오에서 Deep SVDD의 실용적 적용을 위한 기반을 마련한다.

기술 노드가 3 nm 및 그 이상으로 접근함에 따라 나노시트 FETs(NSFETs)가 FinFETs를 대체하고 있다. 그러나 FinFETs에서 NSFETs로의 소자 마이그레이션이 진행되고 있음에도 불구하고, 디지털 VLSI의 관점에서 NSFETs가 미치는 영향에 대해서는 소수의 연구만이 보고되어 있다. 본 논문에서는 최신 소자 기술, 백엔드 오브 라인(BEOL), 그리고 NSFET의 설계가 레이아웃에서의 핀 접근성 향상 및 라우팅 혼잡 감소와 저전력 소비를 위한 표준 셀 라이브러리 설계에서 서로 어떻게 보완되는지를 분석한 연구를 제시한다. 이를 위해 1) 극도로 낮은 라우팅 자원 환경(예: 4개 Signal Tracks)에서 표준 셀 설계에 발생하는 핀 접근성 문제를 해결하기 위해 소자 기술과 공동 최적화된 5가지 레이아웃 설계 방법론을 논의하고, 2) 칩 P&R 이전에 핀 접근성 분석 절차를 도입하며, 3) 로컬 트렌치 컨택트(LTC)가 5트랙 셀 및 그 이하에서 셀 트랙 수를 줄이는 데 어떻게 기여하는지 보고한다. 본 방법론을 적용함으로써 전체 칩 스케일 설계에서 전력 소비, 총 면적, 배선 길이와 같은 설계 지표를 각각 11.0%, 13.2%, 16.0% 향상시킨다. 본 연구를 통해, 선단 기술 노드에서 추가로 발생하는 라우팅 혼잡 문제를 처리하고 3 nm 및 그 이상의 기술에서 더 나은 전체 칩 설계를 수행할 수 있을 것으로 기대한다.

인공지능(AI)의 적용에는 복잡한 문제를 해결하기 위한 고급 연산 능력이 필요하다. 그러나 이러한 응용을 뒷받침하는 이진 컴퓨팅 시스템의 성능 향상은 원자 수준 스케일링으로 인해 한계에 접근하고 있다. 이러한 어려운 상황에서, 삼진 컴퓨팅은 더 나은 데이터 저장/연산/이동 능력으로 인해 점차 주목을 받고 있다. 이에 따라 다양한 소자에 기반한 삼진 논리가 제안되었으나, 해당 회로들은 실리콘 기반 회로에 비해 여전히 높은 전력 소모, 낮은 동작 속도, 그리고 제조 공정 측면에서의 어려움 문제에 직면해 있다. 따라서 본 논문은 고갈형(depletion-mode) 금속-산화물-반도체 전계효과트랜지스터(DEPFET)와 다중 문턱전압(multi-threshold voltage) 상보형 금속-산화물–반도체(MTCMOS)에 기반한 삼진 논리를 설계하기 위한 방법론을 제시한다. 우리의 실리콘 기반 소자는 제조가 더 용이하며, 상보적 삼진 논리를 통해 고속/저전력 동작을 지원한다. 균형 삼진 풀 애더(balanced ternary full adder, BTFA)는 $9.70\times$ 최신 탄소 나노튜브 전계효과트랜지스터(CNTFET) 기반 BTFA보다 더 나은 에너지 효율을 보인다. 또한 다중 높이 표준 셀 설계에서 삼진 셀 레이아웃을 설계하기 위한 최초의 방법론을 제안한다. 최적의 삼진 셀 레이아웃을 위한 알고리즘과, 요구되는 셀들이 서로 인접해 있을 때 면적을 감소시키는 통합 레이아웃 개념을 제안한다.

삼항(ternary) 논리 회로는 이진(binary) 논리의 기술 발전을 지속적으로 이어갈 수 있는 고잠재력 대안으로 간주된다. 현재 삼항 논리에 관한 연구는 두 가지 측면에 초점을 맞추고 있다. 하나는 가산기, 곱셈기, CPU와 같은 특정 삼항 회로를 설계하는 데 주력하며, 다른 하나는 표적 삼항 장치에서 회로 설계가 가능하도록 하는 설계 방법론을 제안한다. 그러나 대규모 삼항 논리의 구현에는 하드웨어 기술 언어(HDL)와 다양한 삼항 장치에 적용할 수 있는 합성 방법론이 필요하다. 따라서 본 연구는 1) 삼항 RTL에서 게이트 수준(netlist)로의 합성 방법론, 2) Verilog HDL을 기반으로 한 삼항 논리를 위한 문법(syntax), 3) 합성 과정에서 논리 합성(logic synthesis)을 위한 최초의 GT-LOGIC(generic ternary logic) 라이브러리 및 매핑 전략을 제안한다. 우리의 첫 번째 RTL 수준 합성 방법은 합성된 넷리스트가 기존의 MUX 기반 합성에 비해 평균 63.39%의 셀 수 감소를 보였다고 보고한다. 또한, 본 방법론이 Memristor 기반 CMOS, CNTFET, T-CMOS, DEPFET 등 다양한 삼항 장치에서 삼항 논리를 성공적으로 합성함을 강조한다.

본 논문은 소프트웨어 백도어와 유사한 형태로 하드웨어에 은밀히 내장되는 악성 회로인 하드웨어 트로이 목마(Hardware Trojans, HTs)가 제기하는 위협을 탐구한다. 공격자에 의해 활성화된 트로이 목마는 하드웨어의 정상적인 동작을 조작함으로써 오작동을 유발하거나 기밀 정보를 유출할 수 있다. 견고한 소프트웨어 보안에도 불구하고, 악성 회로가 존재하는 경우에는 정상 하드웨어 동작을 감지하고 보장하는 일이 어렵다. 이 문제는 특히 무기 체계에서 두드러지는데, HTs는 상당한 위협이 되어 적국에서 즉각적인 무력화로 이어질 수 있다. HTs와 관련된 심각한 위험이 있는 만큼, 탐지는 필수적이다. 본 연구는 딥러닝 기반 HT 탐지의 효율성을 입증하기 위해 딥러닝을 활용한 방법과 기존 접근법을 비교·분석한다. 본 논문은 HT 탐지를 위해 딥 서포트 벡터 데이터 기술(Deep SVDD) 모델을 활용할 것을 제안한다. 제안된 방법은 학습되지 않은 HT를 탐지할 때 기존 방법보다 우수한 성능을 보인다. 평균 정확도 92.87%를 달성하였으며, 이는 기존 방법의 50.00%보다 높은 수치이다. 이러한 결과는 하드웨어 보안 분야에 유용한 통찰을 제공하고, 현실 세계 시나리오에서 Deep SVDD의 실용적 적용을 위한 기반을 마련한다.

기술 노드가 3 nm 및 그 이상으로 접근함에 따라 나노시트 FETs(NSFETs)가 FinFETs를 대체하고 있다. 그러나 FinFETs에서 NSFETs로의 소자 마이그레이션이 진행되고 있음에도 불구하고, 디지털 VLSI의 관점에서 NSFETs가 미치는 영향에 대해서는 소수의 연구만이 보고되어 있다. 본 논문에서는 최신 소자 기술, 백엔드 오브 라인(BEOL), 그리고 NSFET의 설계가 레이아웃에서의 핀 접근성 향상 및 라우팅 혼잡 감소와 저전력 소비를 위한 표준 셀 라이브러리 설계에서 서로 어떻게 보완되는지를 분석한 연구를 제시한다. 이를 위해 1) 극도로 낮은 라우팅 자원 환경(예: 4개 Signal Tracks)에서 표준 셀 설계에 발생하는 핀 접근성 문제를 해결하기 위해 소자 기술과 공동 최적화된 5가지 레이아웃 설계 방법론을 논의하고, 2) 칩 P&R 이전에 핀 접근성 분석 절차를 도입하며, 3) 로컬 트렌치 컨택트(LTC)가 5트랙 셀 및 그 이하에서 셀 트랙 수를 줄이는 데 어떻게 기여하는지 보고한다. 본 방법론을 적용함으로써 전체 칩 스케일 설계에서 전력 소비, 총 면적, 배선 길이와 같은 설계 지표를 각각 11.0%, 13.2%, 16.0% 향상시킨다. 본 연구를 통해, 선단 기술 노드에서 추가로 발생하는 라우팅 혼잡 문제를 처리하고 3 nm 및 그 이상의 기술에서 더 나은 전체 칩 설계를 수행할 수 있을 것으로 기대한다.

인공지능(AI)의 적용에는 복잡한 문제를 해결하기 위한 고급 연산 능력이 필요하다. 그러나 이러한 응용을 뒷받침하는 이진 컴퓨팅 시스템의 성능 향상은 원자 수준 스케일링으로 인해 한계에 접근하고 있다. 이러한 어려운 상황에서, 삼진 컴퓨팅은 더 나은 데이터 저장/연산/이동 능력으로 인해 점차 주목을 받고 있다. 이에 따라 다양한 소자에 기반한 삼진 논리가 제안되었으나, 해당 회로들은 실리콘 기반 회로에 비해 여전히 높은 전력 소모, 낮은 동작 속도, 그리고 제조 공정 측면에서의 어려움 문제에 직면해 있다. 따라서 본 논문은 고갈형(depletion-mode) 금속-산화물-반도체 전계효과트랜지스터(DEPFET)와 다중 문턱전압(multi-threshold voltage) 상보형 금속-산화물–반도체(MTCMOS)에 기반한 삼진 논리를 설계하기 위한 방법론을 제시한다. 우리의 실리콘 기반 소자는 제조가 더 용이하며, 상보적 삼진 논리를 통해 고속/저전력 동작을 지원한다. 균형 삼진 풀 애더(balanced ternary full adder, BTFA)는 $9.70\times$ 최신 탄소 나노튜브 전계효과트랜지스터(CNTFET) 기반 BTFA보다 더 나은 에너지 효율을 보인다. 또한 다중 높이 표준 셀 설계에서 삼진 셀 레이아웃을 설계하기 위한 최초의 방법론을 제안한다. 최적의 삼진 셀 레이아웃을 위한 알고리즘과, 요구되는 셀들이 서로 인접해 있을 때 면적을 감소시키는 통합 레이아웃 개념을 제안한다.

스케일링의 예측되는 종말과 연결된 세계의 시대에 나타나는 사용자 데이터의 지수적 증가는, CMOS의 현재 이진 시스템이 예상되는 도전에 대해 성공적으로 해법을 제공할 수 있는지에 대한 질문을 제기하고 있다. 이러한 도전에 관해 삼진 시스템(ternary systems)은 알려진 문제들에 대한 해법을 제공할 높은 잠재력을 보이고 있다. 구체적으로, 터널링 기반 MOSFET (T-CMOS)은 연구된 다른 어떤 삼진 소자에 비해서도 유망한 것으로 보고된다. 그러나 잠재력에도 불구하고, 실제 T-CMOS 기반 회로에서 완전한 시스템이 어떻게 설계될 수 있는지에 대한 연구는 부족하다. 따라서 본 논문에서는 T-CMOS 기반 회로를 설계하는 방법에 대한 포괄적 연구를 제시한다. 구체적으로 1) 균형 잡힌 삼진(full adder)을 설계하기 위한 경로를 제공하고, T-CMOS에서 조합 삼진 논리(combinational ternary logic)가 설계되는 기본 원리를 제시한다. 2) T-CMOS에 기반한 다양한 순차 삼진 논리(sequential ternary logic)를 제시한다. 3) 조합 및 순차 삼진 논리의 성능을 향상시킬 수 있는 다양한 회로 기법을 제시한다. 본 연구를 바탕으로, 트랜지스터 수가 단 42개인 최초의 균형 잡힌 삼진 애더(adder)를 제공하며, T-CMOS 기반 삼진 시스템의 동작 주파수를 $5.6\times$ 에서 $58.5\times$ 로 향상시킨다.

전력, 면적, 타이밍(PAT) 특성화를 위한 사전-실리콘 모델링 도구는 수많은 아키텍처 연구를 가능하게 해 왔으나, 전통적인 분석 기반 및 표 기반 모델은 설계 복잡성이 증가하고 5 nm 미만의 공정 기술 스케일링에 더불어 고급 트랜지스터가 등장함에 따라 적용 가능성 측면에서 한계를 드러내기 시작했다. 기존 모델링 기법은 대체로 서로 다른 설계와 기술 노드에 대해 정적 스케일링 계수(static scaling factors)를 가정하며, 이는 과거 공정을 사용한 소규모 회로 설계 벤치마크로부터 도출된다. 그 결과, 복잡한 설계 변동성을 반영하지 못하고 고급 기술 노드로의 비선형 투영을 정확히 재현하지 못한다. 또한 설계 및 기술 스케일링의 기준(baseline)으로 사용되는 기준 논리(reference logic)와 SRAM 구현은 종종 서로 다른 기술 및 설계 규칙으로 생성되어, 개별 구성요소의 상대적 기여도를 왜곡하는 상당한 추정 부정확성을 초래한다. 이러한 문제를 해결하기 위해 본 논문은 신경 가속기를 위한 머신러닝 기반 PAT 모델링 프레임워크인 NPUWattch를 제안한다. NPUWattch는 서로 다른 포스트-레이아웃 논리 및 SRAM 설계 데이터셋을 통합 기술 라이브러리(unified technology libraries)로 구성하여, 기술 및 설계 스케일링에 관한 복잡한 비선형 관계를 학습하기 위해 신경망 회귀(neural network regression) 모델을 활용한다. 이를 위해 우리는 65 nm부터 2 nm까지의 기술 라이브러리를 개발하고, 다양한 논리 및 SRAM 데이터셋을 구축한 뒤 검증했으며, 설계 공간(design space)에서 상대적으로 과소표집된 영역을 강화하기 위해 적응형 손실 함수(adaptive loss function)를 사용하여 신경망 모델을 학습했다. NPUWattch는 다수의 오픈소스 신경 가속기의 포스트-레이아웃 결과에 대해 검증되었고, 평가 결과 NPUWattch가 기존 도구를 평균 추정 오차 2.7%로 뛰어넘는 것으로 나타나 신뢰할 수 있고 정확한 PAT 추정이 가능함을 보여준다.

인공지능(Artificial Intelligence, AI)은 통신, 의료 및 컴퓨터 지원 설계(Computer-Aided Design, CAD) 등 다양한 분야에서 점차적으로 활용되고 있다. 그러나 AI는 아날로그 및 RF 회로 설계 분야에서는 비교적 제한적인 발전만을 보였는데, 이는 5G와 같은 현대 통신 시스템에 필수적이면서도 복잡성과 비선형 특성이 크기 때문이다. 예를 들어, 인덕터-커패시터 전압 제어 발진기( LC-VCO )는 주파수 합성기의 핵심 구성요소로서, 고속 데이터 전송률과 넓은 대역폭을 포함한 RF 시스템의 성능을 좌우한다. 실제로 LC-VCO 설계는 높은 파라미터 변동성과 설계 변수 간의 복잡한 상호작용으로 인해 어렵기 때문에, 목표 사양을 만족하도록 파라미터를 최적화하기가 쉽지 않다. 따라서 본 연구는 다수의 공정 노드에 걸쳐 호환되며 레이아웃 수준까지 최적화를 지원하는 포괄적 LC-VCO 설계 방법론을 제안한다. 우리는 강화학습(Reinforcement Learning, RL)을 사용하여 회로도(스케매틱) 최적화를 위해 비선형 설계 공간을 효율적으로 탐색하고, 물리적 레이아웃 수준에서 설계를 최적화하기 위해 경사하강법(Gradient Descent) 계열의 알고리즘을 적용한다. 아울러 본 방법론의 범용성이 다양한 기술 노드와 주파수 범위에 걸쳐 최적화된 성능 지표(FoM, Figures of Merit)를 산출함으로써 입증되며, 모든 사용자가 접근할 수 있는 보편적 설계 도구로서의 잠재력을 보여준다는 점을 강조한다.

IR 드롭과 같은 전력 무결성(power integrity) 문제에 대한 정확한 공간 예측은 신뢰할 수 있는 VLSI 설계에 필수적이다. 그러나 전통적인 시뮬레이션 기반 솔버는 계산 비용이 높고 확장성이 떨어진다. 본 연구는 회로 레이아웃으로부터 도출되는 이질적 다중 채널 물리 맵(physical maps)을 기반으로, IR 드롭 추정을 픽셀 단위 회귀(pixel-wise regression) 과제로 재구성함으로써 이 문제를 해결한다. 기존의 학습 기반 방법들은 입력 층(예: 금속, via, 전류 맵)을 모두 동일하게 취급하여 예측 정확도에 대한 층별 중요도의 차이를 무시한다. 이를 해결하기 위해, 약한(weak) 특징 채널을 재귀적으로 강화하는 한편 과도하게 지배적인 채널은 억제하는 새로운 약점 인지 채널 주의(Weakness-Aware Channel Attention, WACA) 메커니즘을 제안한다. WACA는 2단계 게이팅(two-stage gating) 전략을 통해 이를 수행한다. 본 방법은 ConvNeXtV2 기반 어텐션 U-Net(attention U-Net)에 통합되어, 적응적이고 균형 잡힌 특징 표현을 가능하게 한다. 공개 ICCAD-2023 벤치마크에서, 본 방법은 ICCAD-2023 콘테스트 우승자를 능가하며 평균 절대 오차(mean absolute error)를 61.1% 감소시키고 F1-score를 71.0% 향상시켰다. 이러한 결과는 채널 차원의 이질성이 VLSI를 위한 물리 레이아웃 분석에서 핵심적인 유도 편향(inductive bias)임을 보여준다.

반도체 파운드리는 현재 3nm 트랜지스터를 대량 생산하고 있다. 이러한 흐름에서 2nm 노드에 관한 많은 연구가 소자 관점에서 포크시트 FET(forkshet FET, FSFET)과 같은 향후 트랜지스터의 가능성을 보고해 왔다. 그러나 고급 트랜지스터의 영향을 풀칩 수준에서 보고한 연구는 극소수에 불과하다. 따라서 본 연구는 현재 대량 생산 중인 3nm 노드와 비교하여 2nm 공정에서 풀칩 수준에서의 FSFET 잠재력을 규명하는 데 초점을 둔다. 이를 위해 우리는 FSFET을 위한 최초의 공개 2nm 기술 라이브러리인 FS2K를 제시하며, 다음의 결과를 제공한다. 1) 소자 또는 인터커넥트에서의 변화를 전제로 단순 스케일링을 적용하면, FSFET과 나노시트 FET(Nanoshet FET, NSFET)에서 2nm 공정에 대해 약 10%의 전력 절감 및 면적 절감만을 달성한다. 2) 2nm 노드에서의 최적 성능 향상을 위해서는 FSFET이 3nm에서 1트랙 감소된 4T 표준 셀로 설계되어야 한다. 본 연구의 2nm 4T-FSFET 설계는 기존 3nm 공정에 비해 -29.5%의 면적 절감과 -31.9%의 전력 절감을 달성한다. 따라서 우리는 향후 공정에서 최적화가 소자뿐 아니라 셀 레이아웃에서도 중요함을 강조한다.