IR 드롭과 같은 전력 무결성(power integrity) 문제에 대한 정확한 공간 예측은 신뢰할 수 있는 VLSI 설계에 필수적이다. 그러나 전통적인 시뮬레이션 기반 솔버는 계산 비용이 높고 확장성이 떨어진다. 본 연구는 회로 레이아웃으로부터 도출되는 이질적 다중 채널 물리 맵(physical maps)을 기반으로, IR 드롭 추정을 픽셀 단위 회귀(pixel-wise regression) 과제로 재구성함으로써 이 문제를 해결한다. 기존의 학습 기반 방법들은 입력 층(예: 금속, via, 전류 맵)을 모두 동일하게 취급하여 예측 정확도에 대한 층별 중요도의 차이를 무시한다. 이를 해결하기 위해, 약한(weak) 특징 채널을 재귀적으로 강화하는 한편 과도하게 지배적인 채널은 억제하는 새로운 약점 인지 채널 주의(Weakness-Aware Channel Attention, WACA) 메커니즘을 제안한다. WACA는 2단계 게이팅(two-stage gating) 전략을 통해 이를 수행한다. 본 방법은 ConvNeXtV2 기반 어텐션 U-Net(attention U-Net)에 통합되어, 적응적이고 균형 잡힌 특징 표현을 가능하게 한다. 공개 ICCAD-2023 벤치마크에서, 본 방법은 ICCAD-2023 콘테스트 우승자를 능가하며 평균 절대 오차(mean absolute error)를 61.1% 감소시키고 F1-score를 71.0% 향상시켰다. 이러한 결과는 채널 차원의 이질성이 VLSI를 위한 물리 레이아웃 분석에서 핵심적인 유도 편향(inductive bias)임을 보여준다.

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