최신 기술 노드에서는 복잡한 설계 규칙으로 인해 표준 셀(SDC)을 수작업으로 설계하는 것이 매우 도전적이다. 이러한 어려움을 극복하기 위해 다수의 연구에서 첨단 노드용 완전 자동화 SDC 컴파일러를 발표해 왔다. 그러나 기존 연구들은 특정 개수 이상의 트랜지스터를 포함하는 SDC를 설계할 수 없거나, 너무 비싼 계산 자원을 필요로 하는 한계가 있었다. 따라서 본 논문에서는 1) SDC 설계의 트랜지스터 수 제한을 극복하고, 2) 일반적인 컴퓨팅 시스템에서 하루 미만의 시간에 SDC(학습 및 추론)를 설계할 수 있는 고도로 압축된 Q-learning 기반 SDC 컴파일러를 제안한다. 당사의 SDC 컴파일러는 100% 성공적인 SDC 설계뿐만 아니라, 3 nm 기술 노드에서 가장 복잡한 셀의 레이아웃 면적을 최대 36.67%까지 최적화한다.

*본 초록은 AI를 통해 원문을 번역한 내용입니다. 정확한 내용은 하기 원문에서 확인해주세요.