인공지능(AI)의 적용에는 복잡한 문제를 해결하기 위한 고급 연산 능력이 필요하다. 그러나 이러한 응용을 뒷받침하는 이진 컴퓨팅 시스템의 성능 향상은 원자 수준 스케일링으로 인해 한계에 접근하고 있다. 이러한 어려운 상황에서, 삼진 컴퓨팅은 더 나은 데이터 저장/연산/이동 능력으로 인해 점차 주목을 받고 있다. 이에 따라 다양한 소자에 기반한 삼진 논리가 제안되었으나, 해당 회로들은 실리콘 기반 회로에 비해 여전히 높은 전력 소모, 낮은 동작 속도, 그리고 제조 공정 측면에서의 어려움 문제에 직면해 있다. 따라서 본 논문은 고갈형(depletion-mode) 금속-산화물-반도체 전계효과트랜지스터(DEPFET)와 다중 문턱전압(multi-threshold voltage) 상보형 금속-산화물–반도체(MTCMOS)에 기반한 삼진 논리를 설계하기 위한 방법론을 제시한다. 우리의 실리콘 기반 소자는 제조가 더 용이하며, 상보적 삼진 논리를 통해 고속/저전력 동작을 지원한다. 균형 삼진 풀 애더(balanced ternary full adder, BTFA)는 최신 탄소 나노튜브 전계효과트랜지스터(CNTFET) 기반 BTFA보다 더 나은 에너지 효율을 보인다. 또한 다중 높이 표준 셀 설계에서 삼진 셀 레이아웃을 설계하기 위한 최초의 방법론을 제안한다. 최적의 삼진 셀 레이아웃을 위한 알고리즘과, 요구되는 셀들이 서로 인접해 있을 때 면적을 감소시키는 통합 레이아웃 개념을 제안한다.
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